Linux环境下Verilog电路的前后仿真及版图规划

前言

本文主要描述了Linux环境下使用Verilog编写电路、对电路进行前后仿真并进行版图规划的过程。文中所使用的EDA工具为Candence公司的Encounter。Encounter在近年已更新并改名为Innovus，不过其进行版图规划的流程应该是基本相同的。

电路编写及前后仿真

在本次实验中，使用Verilog完成时序驱动的8位乘法器的设计，具体代码如下：

`timescale 1ps / 1psmodule multiplier(input     [7:0]       mula,input      [7:0]       mulb,input                  clk,input                   reset,output reg  [15:0]        result,output       [15:0]      temp);wire          [15:0]      sto0,sto1,sto2,sto3,sto4,sto5,sto6,sto7;assign sto0 = mulb[0]? mula : 16'd0;assign sto1 = mulb[1]? (mula << 1) : 16'd0;assign sto2 = mulb[2]? (mula << 2) : 16'd0;assign sto3 = mulb[3]? (mula << 3) : 16'd0;assign sto4 = mulb[4]? (mula << 4) : 16'd0;assign sto5 = mulb[5]? (mula << 5) : 16'd0;assign sto6 = mulb[6]? (mula << 6) : 16'd0;assign sto7 = mulb[7]? (mula << 7) : 16'd0;always@(posedge clk or negedge reset)beginif (!reset)beginresult <= 16'd0;endelse beginresult <= sto0 + sto1 + sto2 + sto3 + sto4 + sto5 + sto6 + sto7;endendendmodule

由代码可见，这是一个简单的基于移位原理的乘法器。

为测试设计的8位乘法器的功能，编写如下所示的testbench：

`timescale 1ns / 1nsmodule tb_mul;reg    [7:0]   mula,mulb;reg       clk,reset;wire [15:0]   result;multiplier m(mula, mulb, clk, reset, result);initial beginreset = 0;clk = 0;#5 reset = 1;#5 mula = 8'b0011_1100;mulb = 8'b0000_0000; #5 mula = 8'b0000_0000;mulb = 8'b1100_0011;//对某一乘数是0的情况进行测试#5 mula = 8'b0011_1100;mulb = 8'b0000_1101;//常规测试#5 mula = 8'b1111_1111;mulb = 8'b1111_1111;//2个乘数均为最大值的情况下的测试endalways begin#1 clk = ~clk;endinitial begin$shm_open("multiplier_test.shm");$shm_probe("AC");endendmodule

代码分不同情况对所设计的8位乘法器进行了测试，仿真波形如下所示：

计算结果正确，8位乘法器通过了逻辑验证。下面将对乘法器进行综合。

编写tcl文件，文件内容为：

使用tcl文件对乘法器进行综合：

综合完成后，得到了乘法器的门级网表文件及时序和面积报告。

面积报告上显示的Timing slack为1052ps，说明乘法器在3ns的时钟周期下，可在逻辑功能不受影响的前提下完成工作。

得到网表文件后，可对乘法器进行综合后仿真，观察附加门延时后乘法器的表现。编写如下的.f文件：

如上可见，后仿真的批处理文件中使用了门级网表、附加了sdf的test-bench和标准单元库。

后仿真结果如下：

附加门延时后，逻辑变化出现了大约130ps的延时。

至此，我们完成了前后仿真的全部步骤，接下来进行乘法器的布局布线。

布局布线

打开encounter，进行布局布线。

首先Import Design，插入综合生成的网表文件和标准单元库lef文件。

之后对版图进行预布局，确定core的宽高比和面积比率。

为版图添加电源环并进行Special Route，连接power与core。

本次实验实现的乘法器面积较大，为防止由于互连线过长而引起的电压下降，也添加Power Stripe。

如下图所示，添加3条Power Stripe。

加入Power Stripe后，在版图中加入标准单元。（Place Standard Cells）

接下来就可以对版图进行自动布局布线。

布局布线完成后，在版图中加入填充。

至此，我们完成了布局布线的所有内容。

总结

本次实验通过乘法器实现了一个设计从前端代码实现到后端布局布线的全过程，主要强调了Linux下前后端EDA软件和批处理文件的使用。

实验的前后端EDA主要通过命令行+批处理文件来实现。在批处理文件中定义前后端所要用到的文件，在需要时只需一行命令就可以对设计进行验证，十分简便。

在后端EDA过程中，采用某些通用的规则可以大大降低布局布线的难度。例如我们在走线时通常采用横向为一种金属，纵向为另一种金属的设计，这样可以最大程度避免因互连线材料相同而引起的短路问题。