FPGA开发第一弹：Vivado软件安装、开发使用与工程建立

文章目录

FPGA开发第一弹：Vivado软件安装、开发使用与工程建立
- 软件安装
- 工程建立（软件使用）
- - 新建工程
  - 设计输入
  - 功能仿真
  - - 创建TestBench
    - 仿真
    - - 添加计数器到波形窗口
      - 仿真时长设置
  - 分析与综合
  - - I/O引脚分配
  - 约束输入
  - 设计实现
  - 下载比特流

软件安装

我选择的开发板是正点原子的达芬奇开发板，主控芯片是Xilinx Artix7系列XC7A35T，Vivado是配套的开发软件，写代码使用的软件是Notepad++，这两个软件的安装就不做过多讲解，可以参考我放的以下链接自行安装：

Vivado：http://t.csdn.cn/19jNe

Notepad：http://t.csdn.cn/VFnHF

工程建立（软件使用）

主要步骤如下：

打开软件
新建工程（重要）
设计输入（重要）
分析与综合（重要）
约束输入（重要）
设计实现（重要）
生成和下载比特流

新建工程

打开Vivado软件后，点击Create Project来创建一个新的工程。

出现以下窗口，我们直接点击Next。

输入工程的名称和路径，路径不能包含中文，空格，符号，工程名称也应该为英文名。

下一步点击Next，选择工程类型，这里选择RTL Project。

这里需要注意Do not specify sources at this time，用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件。这里我们不进行勾选。

下一步依旧直接点击Next，我们在创建完工程后再添加源文件。

下一步依旧直接点击Next，我们在创建完工程后再添约束文件。

下一步的话是器件选择，可以根据你的主控芯片进行选择。

点击Next，进入工程概览页面。

最后点击Finish，就进入了Vivado的工程主页面。

下面我想介绍一下，Vivado软件主页面的一些主要窗口。

Flow Navigator：提供对命令和工具的访问，包含从设计输入到生成比特流的整个过程。

数据窗口区域：主要显示与设计源文件和数据相关的信息，例如：

Sources窗口：显示层次结构（Hierarchy）、IP源文件（IP Sources）、库（Libraries）和编译顺序（Compile Order）的视图。

Netlist窗口：提供分析后的（elaborated）或综合后的（synthesized）逻辑设计的层次分层视图。

Properties窗口：显示有关所选逻辑对象或器件资源的信息。

工作空间（Workspace）：显示具有图形界面的窗口和需要更多屏幕空间的窗口。

Text Editor

Schematic原理图

Device器件

Package封装

结果窗口区域：运行命令的状态和结果。

Tcl Console：允许输入Tcl命令，并查看以前的命令和输出的历史记录。

Message：显示当前设计的所有信息，Error，Critical Warning、Warning。

Log：综合、实现和仿真运行创建的日志文件。

Reports：对设计流程中的活动运行所生成的报告进行快速访问。

Design Runs：管理当前工程的运行。

主工具栏：对于常用命令的单击访问。

主菜单：命令访问。

窗口布局选择器：主要用来窗口布局。

设计输入

创建工程的顶层文件，点击Sources窗口中的+号。

弹出下图所示界面后，点击添加设计源文件，然后点击Next。

下面点击Creat File

弹出以下对话框，将输入源的名称设置为之前的工程名字，直接点击OK即可。

这时的列表里已经出现刚刚新创建的源文件。

点击”Finish“，会出现如下窗口。

这个窗口是用来设置源文件的模块名称和端口列表，自动地再HDL源文件中写入相应的verilog语句。我们是手动写入代码，因此这里直接点击OK即可。

这个时候”Sources“窗口下就出现了我们创建的源文件。

双击该源文件，将代码进行替换，代码更改完后，软件显示地界面如下。

单击工作空间中的保存按钮，来保存编辑完成后的代码。

这里的保存不仅是保存，也会有编译的效果，如果有语法错误，Vivado会进行报错和警告。

功能仿真

设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或者功能仿真。布局布线后进行的仿真称为布局布线后仿真，也称为后仿真或时序仿真。

Vivado设计套件内部集成Vivado Simulator，能够在设计的不同阶段运行设计的功能仿真和时序仿真，结果可以在波形查看器中显示。Vivado还支持Modelsim等第三方仿真工具。

功能仿真需要的文件：

HDL源代码
测试激励代码（TestBench）
仿真模型/库

创建TestBench

点击Sources窗口中的+号，在弹出窗口选择Add or Create Simulation Sources。

点击”Next“，在接下来的页面中点击Creat File。

在弹出的对话框中输入TestBench的文件名。

点击”OK“，然后再点击Finish即可。

在弹出的自定义模块窗口中我们直接点击OK即可，结束TestBench源文件的创建。

双击打开TestBench，将代码进行替换，写属于我们自己的代码。

仿真

在Flow Navigator窗口中点击Run Simulation并选择Run Behavioral Simulation。

进入到了仿真界面。

（1）Scope窗口：HDL的层次划分。

（2）Object窗口：显示Scope窗口中选择的范围内的所有HDL仿真对象。

（3）波形窗口：显示所要观察的波形。

（4）仿真工具栏：各种仿真动作的命令按钮。

Restart：仿真时间置零。

Run all：运行仿真，直到遇到stop或者stop或者stop或者finish命令为止。

Run For：运行特定的一段时间。

Step：按步运行仿真，每一步仿真一个HDL语句。

Break：暂停当前仿真。

Relaunch：重新编译仿真源并重新启动仿真。

添加计数器到波形窗口

点击保存按钮，进行波形保存，保持默认的”.wcfg“后缀文件，这个文件只包含波形窗口的配置信息，不包含波形的数据文件，数据文件存储在另一个文件中。

在点击保存后会弹出一个消息框，我们点击”Yes“即可。

仿真时长设置

在Setting设置窗口中的参数值指定。

Zoom Fit按钮是波形的自动缩放。

分析与综合

点击”Flow Navigator“窗口中的”Open Elaborated Design“按钮。

这个时候，Vivado会编译RTL源文件进行全面的语法检查，并且给出相应的Error和Warning。打开分析后（Elaborated）的设计后，Vivado会生成顶层原理图视图，并在默认view layout中显示设计。

此时的窗口布局已经发生改变，新增了Schematic、Netlist等窗口。Message窗口会出现分析阶段产生的消息。

I/O引脚分配

在窗口布局（layout）选择器中选择“I/O Planning”。

布局窗口会打开一些与IO规划相关的子窗口。

“I/O Ports”窗口，可以进行IO的分配。这里我们暂时不分配，先进行综合，综合之后再同意输入时序约束和IO引脚的物理约束。

点击Flow Navigator窗口中的Run Systhesis按钮

在弹出的窗口中，我们直接点击OK

综合完成后，弹出如下窗口。

关闭该窗口，下一步进行约束输入。

约束输入

我们需要新建一个用于存储约束语句的约束文件。点击Sources窗口中的+号，在弹出的窗口中选择Add or create constraints。

点击Next，在接下来的界面中点击Creat File。

在弹出的对话框中输入约束文件名称，然后点击OK。

然后直接点击Finish结束。

.xdc后缀的文件就是约束文件。

打开约束文件后输入引脚约束内容。

简单的xdc文件的语法：

每一个约束命令单独占一行，一行命令结尾没有分号

命令的第一个关键字代表该命令的名称，其后所有字段都是该命令的参数列表。

create_clock -name clk -period 20 [get_ports sys_clk ]

create_clock表示创建一个时钟；-name clk、-period 20、[get_ports sys_clk]都是该命令的各个参数，分别表示名称为clk，时钟周期为20ns，时钟源为sys_clk引脚。

set_property -dict {PACKAGE_PIN R4 IOSTANDARD LVCMOS33} [get_ports sys_clk]

这个的话是对IO管脚的引脚位置约束和电平标准约束。set_property命令名称，PACKAGE_PIN R4是引脚位置参数，引脚位置是R4， [get_ports sys_clk]代表该约束所要附加的对象是sys_clk引脚，IOSTANDARD LVCMOS33代表的是点评标准是LVCMOS33。

普通的IO引脚不能使用creat_clock约束命令。

点击保存按钮后就完成了约束的输入。

设计实现

设计输入完成后，我们就可以开始实现设计了。点击Flow Navigator窗口中的Run Implementation按钮。

在弹出的界面中点击OK即可。

这时可以看到Design Runs窗口中显示实现正在进行。

完成后会提示窗口，我们点击取消来关闭窗口。

这时我们查看Design Runs窗口中的实现结果。

时序要求全部满足，没有报红，说明设计已经在FPGA上得到实现。

下载比特流

要下载设计，首先要生成用于下载到器件中的比特流文件。点击Flow Navigator窗口中的Generate Bitstream按钮。

在弹出的窗口中直接点击OK。

我们此时可以观察到Design Runs窗口中显示正在生成比特流。

生成之后，会有提示窗口，我们点击取消关闭该窗口。

接下来我们下载比特流，点击Flow Navigator窗口中的Open Hardware Manager按钮。

接下来软件会打开Hardware Manager。

我们下面要先将下载器一端连接到电脑，另一端与开发板上的JTAG接口相连接，然后再接上开发板电源线。

点击Hardware子窗口中的Auto Connect按钮。

在Hardware子窗口中出现如下界面就说明软件和下载器已经连接成功。

我们右击xc7a35t_0，在弹出的菜单中选择Program Device。

在弹出的对话框中直接点击Program即可。

到这里，比特流下载完成，开发板上也会有相应的效果。

以上就是我对于FPGA开发软件Vivado的初步使用，也熟悉了整个FPGA开发的流程，如果自己做的项目的话其实每一步基本都不能缺失，每一步都需要我们认真总结掌握，多练几次也就熟练了！欢迎大家私信我一同交流学习，也欢迎大家批评指正！