FPGA流水灯（间隔1S）

代码：

`timescale 1ns/1ns
module zyl_light(input clk,input rst,output reg[3:0] led_out
);//1s一次，计数50000次1ms，1000ms=1s
reg[15:0] cnt_1ms;
reg[9:0] cnt_1s;
reg flag_ms;
reg flag_s;always@(posedge clk or negedge rst)beginif(~rst)beginflag_ms<=0;cnt_1ms<=0;endelse if(cnt_1ms==16'd49999)beginflag_ms<=0;cnt_1ms<=0;endelse begincnt_1ms<=cnt_1ms+1;if(cnt_1ms==16'd49998)flag_ms<=1;elseflag_ms<=0;endendalways@(posedge clk or negedge rst)beginif(~rst)beginflag_s<=0;cnt_1s<=0;endelse if(flag_ms==1)beginif(cnt_1s==10'd999)beginflag_s<=0;cnt_1s<=0;end else begincnt_1s<=cnt_1s+1;if(cnt_1s==10'd998)flag_s<=1;elseflag_s<=0;endendelseflag_s<=0;
endalways@(posedge clk or negedge rst)beginif(~rst)led_out<=4'b1110;else if(flag_s==1)beginif(led_out==4'b1111)led_out<=4'b1110;elseled_out<=~((~led_out)<<1);endelseled_out<=led_out;
endendmodule
//---------------------------module zyl_2022_10_14_01;reg clk,rst;
wire[3:0] led_out;zyl_light zyl_light_tb(.clk(clk),.rst(rst),.led_out(led_out)
);initial beginclk<=0;rst<=0;#20 rst<=1;
endalways #10 clk<=~clk;endmodule

运行结果：
1110（14）—> 1101(13) —> 1011(11) —> 0111(7) —> 1111(15) —> 1110(14)…

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