vivado环境下实现比较器

比较逻辑功能

比较器要实现的功能比较简单，即：当A>B时，输出AGTB值为1；否则为0。在AGTB=0的情况下，为了更精准地看到究竟是A=B还是A<B，设置另外两个输出信号加以区分。
AEQB:当 A=B 时，其值为 1，否则为 0；
ALTB：当 A<B 时，其值为 1，否则为 0。

Verilog代码实现

module comp(CLK,RST,A,B,AGTB,ALTB,AEQB);
input CLK,RST;
input[1:0] A,B;
output AGTB,ALTB,AEQB; reg
AGTB,ALTB,AEQB;
always @(posedge CLK or negedge RST)beginif(!RST)beginAGTB<=0;AEQB<=0;ALTB<=0;end elsebeginif(A>B)beginAGTB<=1;AEQB<=0;ALTB<=0;endelse if(A==B)beginAGTB<=0;AEQB<=1;ALTB<=0;end elsebeginAGTB<=0;AEQB<=0;ALTB<=1;end end
end
endmodule

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