FPGA在电平接口领域的应用

电子技术的发展，产生了各种各样的电平接口。

TTL电平：

TTL电平信号之所以被广泛使用，原因是因为：通常我们采用二进制来表示数据。而且规定，+5V等价于逻辑“1”，0V等价于逻辑“0”。这样的数据通信及电平规定方式，被称做TTL（晶体管-晶体管逻辑电平）信号系统。这是计算机处理器控制的设备内部各部分之间通信的标准技术。

TTL三态门

CMOS电平：

CMOS电平逻辑电平电压接近于电源电压，0 逻辑电平接近于 0V。而且具有很宽的噪声容限。

CMOS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。

防御措施：

在输入端和输出端加钳位电路，使输入和输出不超过规定电压。

芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。

在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。

当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启 CMOS电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭CMOS 电路的电源。

CMOS三态门

TTL电路与CMOS电路比较：

TTL电路是电流控制器件，而CMOS电路是电压控制器件。

TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。

CMOS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。

CMOS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。

LVDS电平：

LVDS（Low Voltage Differential Signal）即低电压差分信号，其特性如下：

低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。

低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

LVDS应用

典型LVDS电路

PECL电平：

PECL，指的是正射极耦合逻辑电平。在电子技术中，PECL代表正射极耦合逻辑电平。如果省掉ECL电路中的负电源，采用正电源的系统(+5 V)，可将VCC接到正电源而VEE接到零点。这样的电平通常被称为PECL（Positive Emitter Coupled Logic）。如果采用+3.3 V供电，则称为LVPECL。

ECL(EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路,ECL电路的最大特点是其基本门电路工作在非饱和状态，因此ECL又称为非饱和性逻辑。也正因为如此，ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数量级甚至更少。

PECL输出结构

PECL 片内偏置输入 PECL 片外偏置输入

HSTL电平：

HSTL（High Speed Transceiver Logic）是一种技术独立的数字集成电路接口标准，为了实现电压扩展和技术独立I/O结构而开发的。

此标准所要求的I/O结构是差分放大输入（一个输入内部关联成一个用户提供的输入参考电压，此电压用于单端输入）和使用Vcco的输出。所谓技术独立，实际上指用来做输入参考和输出Vcco的电压，与器件本身的供电电压不同。

HSTL最主要的应用是可以用于高速存储器(SDRAM、DDR SDRAM)读写。传统的慢速存储器访问时间阻碍了高速处理器的运算操作。在中频区域（100MHz和180MHz之间），可供选择基于单端信号的I/O结构有：HSTL、GTL/GTL+、SSTL和低压TTL（LVTTL）。在180MHz以上的范围，HSTL标准是唯一可用的单端I/O接口。利用HSTL的速度，快速I/O接口明显地提高了整个系统的性能。HSTL是高速存储器应用的I/O接口选择，同时也很完美地提供了驱动多个内存模块地址总线的能力。

FPGA+SDRAM

GTL/GTL+电平：

GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。 Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V 。

GTL输入与输出

SSTL电平：

SSTL(Stub Series Terminated Logic)接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它是为了在高速存储总线上提高信号完整性的目的而创建的。SSTL_3是3.3V标准；SSTL_2是2.5V标准，SSTL_18是1.8V标准。

它与LVTTL和LVCMOS的不同在于SSTL是传输线终端匹配的。因此SSTL具有输出阻抗和匹配方法的要求，这使其在高速信号传输时降低了EMI，改善建立时间。SSTL的输入是一个差分对比电路，一端为输入，另一端为参考电压VREF，DDR应用SSTL电平比较多。

DDRII SDRAM 内存条

在这样的混合电平环境里面，如果用传统的电平转换器件实现接口会导致电路复杂性提高。利用FPGA支持多电平共存的特性，可以大大简化设计方案，降低设计风险。

FPGA IO电压配置

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