跨时钟域处理——脉冲同步器

verilog实现上面的电路：

module pulse_syc(
    input sclk_1,
    input sclk_2,
    input p_in,
    output p_out,
    output p_out1
);
    reg p_in_reg=0;
    reg delay0,delay1,delay2;
    wire mux_2;
    assign mux_2=(p_in==1'b1)?~p_in_reg:p_in_reg;

    always@(posedge sclk_1)
        p_in_reg<=mux_2;

    assign p_out1=p_in_reg;

    always@(posedge sclk_2)
        {delay2,delay1,delay0}<={delay1,delay0,p_in_reg};

    assign p_out=delay2^delay1;
endmodule

使用条件：输入脉冲的间隔至少是两个同步器时钟周期

快时钟到慢时钟仿真结果：

间隔两个同步器时钟周期时：

间隔小于两个同步器时钟周期时：

慢时钟到快时钟仿真结果：

间隔大于两个同步器时钟：

间隔小于两个同步器时钟：

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