在上篇Makefile —— Makefile的规则是什么？make是如何工作的？make的工作方式是什么？文章中我们可以看到[.o]文件的字符串被重复用了三次，如果我们在工程中需要加入一个新的[.o]文件，那么我们需要在三个地方加。

# 为了makefile文件易维护，我们使用变量来表示。
# makefile的变量也就是一个字符串，理解成C语言中的宏会更好
#
# 声明一个变量，objects, OBJECTS, objs, OBJS，obj, 或者是 OBJ
#
# 如果有新的.o文件加入，我们只需简单的修改一下objects变量就好

Makefile文件代码如下：

CC=gccobjects=b.o a.oall:edit@echo "all"edit:$(objects)@$(CC) -o edit $(objects)@echo "edit"a.o:a.c a.h common.h@$(CC) -c a.c -o a.o@echo "a.o"b.o:b.c b.h common.h@$(CC) -c b.c -o b.o@echo "b.o".PHONY:clean
clean:@rm -f edit $(objects)

结果显示如下：

 若工程未被编译过：
#       打印结果为： b.o >然后是> a.o >然后是>  edit >然后是> all
# 若编译好后，只是修改了a.h文件：
#       打印结果为:  a.o >然后是> edit >然后是> all

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Makefile —— 如何在文件内使用变量？

Makefile文件代码如下：

结果显示如下：

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