fpga中的case语句

case语句模型

module ex_case(input   wire             rst_n,input   wire             sclk,output  reg              o_dv,output  reg     [7:0]    o_data,input   wire    [9:0]    i_data,input   wire    [7:0]    i_addr);reg  [2:0] cnt_7;
// 不通功能的寄存器分开always块来写，这样代码的可维护性强，可持续性强。
always @(posedge sclk or negedge rst_n) beginif (rst_n == 1'b0) begincnt_7 <= 3'd0;endelse begincnt_7 <= cnt_7 + 3'd1;end
end// 时序逻辑
// case相当于是一个选择器
always @(posedge sclk or negedge rst_n)if (rst_n == 1'b0) begino_data <= 8'd0;o_dv <= 1'b0;end else begincase(cnt_7)     //cnt_7 相当于一个查找表地址3'd0:begin o_data <= 3'd7; //当cnt_7等于3'd0执行词条语句o_dv <= 1'b1;end  3'd1:begino_data <= 3'd0;o_dv <= 1'b0;end   3'd2:begino_data <= 3'd5;o_dv <= 1'b1;end default: begino_data <= 3'd0;o_dv <= 1'b0;end           endcaseendendmodule

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