Verilog 用于模块的测试

如何检查上述例子其功能是否正确？
需要有测试激励信号输入到被测模块
需要记录被测模块的输出信号
需要把用功能和行为描述的Verilog模块转换为门级电路互连的电路结构（综合）。
需要对已经转换为门级电路结构的逻辑进行测试（门级电路仿真）。
需要对布局布线后的电路结构进行测试。(布局布线后仿真）。

Verilog HDL基本结构

Verilog HDL程序是由模块构成的。每个模块嵌套在module和endmodule声明语句中。模块是可以进行层次嵌套的。
每个Verilog HDL源文件中只准有一个顶层模块，其他为子模块。
每个模块要进行端口定义，并说明输入输出端口，然后对模块的功能进行行为逻辑描述。
程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。
除了endmodule语句、begin_end语句和fork_join语句外，每个语句和数据定义的最后必须有分号。
可用/…/和//…对程序的任何部分作注释。加上必要的注释，以增强程序的可读性和可维护性。

Verilog HDL模块的结构

Verilog的基本设计单元是“模块 (block) ” 。

Verilog 模块的结构由在module和endmodule关键词之间的4个主要部分组成：

五分钟快速过完Verilog HDL基本概念(2)相关推荐

五分钟快速过完Verilog HDL基本概念(5)数据类型
数据类型数据类型是用来表示数字电路中的数据存储和传送单元. Verilog HDL中共有19种数据类型:其中4个最基本的数据类型为: integer型 parameter型 reg型 wire型其 ...
五分钟快速过完Verilog HDL基本概念(4)代码的编写标准
每个Verilog HDL源文件中只准编写一个顶层模块,也不能把一个顶层模块分成几部分写在几个源文件中. 若一个源文件中有多个模块,则其中只能有一个顶层模块(其名与文件同名),其它为子模块:而且应在顶 ...
五分钟快速过完Verilog HDL基本概念(3)语法讲解
Verilog HDL逻辑功能定义 1.在Verilog 模块中有3种方法可以描述电路的逻辑功能: 用assign 连续赋值语句,常用于描述组合逻辑 assign x = ( b & ~c ) ...
五分钟快速过完Verilog HDL基本概念(1)
Verilog既是一种行为描述的语言也是一种结构描述语言.Verilog模型可以是实际电路的不同级别的抽象.这些抽象的级别包括: 系统级(system):用高级语言结构实现设计模块的外部性能的模型. ...
【五分钟】看完一道有装逼解法的算法题
戳蓝字"CSDN云计算"关注我们哦! 作者 | 程序员小吴来源 | 五分钟学算法题目来源于 LeetCode 上第 342 号问题:4 的幂.题目难度为 Easy,目前通过率为 ...
markdown 本地链接_五分钟快速入门Markdown
前言开篇第一问,什么是markdown?我为什么选择用它而不是用word? markdown是一种极为简洁的标记语言,使用markdown可以更集中于写作内容本身而不必过分纠结于格式排版问题,可以把 ...
微信公众号消息推送【专属早安】，五分钟快速实现，不会编程也可以【--网站已修复】
效果演示提前准备申请一个微信公众号测试号.地址:测试号申请扫码登陆注册,注册成功后就会生成微信公号的appID和appsecret.[最后步骤需要] 页面往下滑有一个测试号二维码,[需要接收消 ...
【算法】五分钟快速了解代码复杂度
所谓的代码复杂度,就是"快"和"省"的问题,快就是代码算法运行的时间短,省就是代码算法使用的内存少,也就是说,衡量代码执行效率,主要有两个维度,时间.空间复杂度 ...
Palo Doris版五分钟快速入门
本文转载自百度开发者中心https://developer.baidu.com/article/detail.html?id=294225 在本教程章节中,我将为大家介绍使用Palo UI快速体验和使 ...

五分钟快速过完Verilog HDL基本概念(2)

Verilog 用于模块的测试

Verilog HDL基本结构

Verilog HDL模块的结构

五分钟快速过完Verilog HDL基本概念(2)相关推荐

最新文章

热门文章