verilog实现冒泡法排序
2024-05-17 00:08:54
verilog实现冒泡法排序
// 冒泡法排序 用verilog实现
module sort(input clk,input rst_n,input [3:0] data0,data1,data2,data3,data4,data5,data6,data7,data8,data9,input load,output complete
// output reg [3:0] data_out0,data_out1,data_out2,data_out3,data_out4,data_out5,data_out6,data_out7,data_out8,data_out9);
reg [3:0] data_out0,data_out1,data_out2,data_out3,data_out4,data_out5,data_out6,data_out7,data_out8,data_out9;
parameter idle=2'b00,loading=2'b01,sorting=2'b10,comp=2'b11;
reg [1:0] state, nstate;
reg [4:0] cnt;// 状态转换
always@(posedge clk or negedge rst_n)if(!rst_n)state<=idle;else state<=nstate;// 计数cnt， 9个数据需要排序的clk为 18；
always@(posedge clk or negedge rst_n)if(!rst_n)cnt<=0;else case(state)sorting: cnt<=cnt+1;default: cnt<=0;endcase// 排序，若相邻数，前者大于后者，交换；
always@(posedge clk or negedge rst_n)if(!rst_n)begindata_out0<=0;data_out1<=0;data_out2<=0;data_out3<=0; data_out4<=0;data_out5<=0; data_out6<=0;data_out7<=0; data_out8<=0;data_out9<=0;endelse if(load)begindata_out0<=data0;data_out1<=data1;data_out2<=data2;data_out3<=data3; data_out4<=data4;data_out5<=data5; data_out6<=data6;data_out7<=data7; data_out8<=data8;data_out9<=data9;end else beginif(data_out0>data_out1 && cnt[0]==0) // 不能同时对data_out1赋值，需要条件将相邻两次分开begindata_out1<=data_out0;data_out0<=data_out1;endif(data_out1>data_out2 && cnt[0]==1)begindata_out1<=data_out2;data_out2<=data_out1;end if(data_out2>data_out3 && cnt[0]==0)begindata_out2<=data_out3;data_out3<=data_out2;end if(data_out3>data_out4 && cnt[0]==1)begindata_out3<=data_out4;data_out4<=data_out3;end if(data_out4>data_out5 && cnt[0]==0)begindata_out4<=data_out5;data_out5<=data_out4;endif(data_out5>data_out6 && cnt[0]==1)begindata_out5<=data_out6;data_out6<=data_out5;endif(data_out6>data_out7 && cnt[0]==0)begindata_out6<=data_out7;data_out7<=data_out6;endif(data_out7>data_out8 && cnt[0]==1)begindata_out8<=data_out7;data_out7<=data_out8;endif(data_out8>data_out9 && cnt[0]==0)begindata_out8<=data_out9;data_out9<=data_out8;endend// nstate
always@(*)case(state)idle: if(load==1) nstate=loading; else nstate=idle;loading: nstate=sorting;sorting: if(cnt>20) nstate=comp; else nstate=sorting;comp: if(load==1) nstate=loading; else nstate=idle;default: nstate=idle;endcaseassign complete= (state==comp); endmodule
testbench(systemverilog)
`timescale 1ns / 1ps
//------------------------------------------------
// 类定义，产生随机数；
class data_rand;
rand logic [3:0] data0;
rand logic [3:0] data1;
rand logic [3:0] data2;
rand logic [3:0] data3;
rand logic [3:0] data4;
rand logic [3:0] data5;
rand logic [3:0] data6;
rand logic [3:0] data7;
rand logic [3:0] data8;
rand logic [3:0] data9;
endclass//-------------------------------------
// 接口定义
interface sort_if(input logic clk, rst_n);
logic [3:0] data0;
logic [3:0] data1;
logic [3:0] data2;
logic [3:0] data3;
logic [3:0] data4;
logic [3:0] data5;
logic [3:0] data6;
logic [3:0] data7;
logic [3:0] data8;
logic [3:0] data9;
logic load;clocking cb_input @(posedge clk);
input data0;
input data1;
input data2;
input data3;
input data4;
input data5;
input data6;
input data7;
input data8;
input data9;
input load;
endclockingclocking cb_output @(posedge clk);
output data0;
output data1;
output data2;
output data3;
output data4;
output data5;
output data6;
output data7;
output data8;
output data9;
output load;
endclockingmodport DUT (clocking cb_input, input rst_n); // 使用没成功？？
modport TB (clocking cb_output, input rst_n);
endinterface
//-------------------------------------------------
// 激励产生模块
module tb_sort(sort_if inf );
data_rand p;initial begin
p=new();for(int i=0; i<30; i=i+1)
begin
#230
assert(p.randomize());
inf.data0=p.data0;
inf.data1=p.data1;
inf.data2=p.data2;
inf.data3=p.data3;
inf.data4=p.data4;
inf.data5=p.data5;
inf.data6=p.data6;
inf.data7=p.data7;
inf.data8=p.data8;
inf.data9=p.data9;
inf.load=1;
#10
inf.load=0;
end
end
endmodule
//------------------------------------module top();
logic clk, rst_n;
logic complete;sort_if if0(clk,rst_n); // 接口实例化tb_sort tb_sort (if0); // 激励模块实例化sort sort ( // DUT实例化.clk(if0.clk),.rst_n(if0.rst_n),.load(if0.load),.data0(if0.data0),.data1(if0.data1),.data2(if0.data2),.data3(if0.data3),.data4(if0.data4),.data5(if0.data5), .data6(if0.data6),.data7(if0.data7), .data8(if0.data8),.data9(if0.data9),.complete(complete)); initial begin clk=0; forever #5 clk=~clk; end //top模块 产生clk 和rst_n;
initial begin rst_n=0; #30 rst_n=1; end
endmodule
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