verilog如何处理signed integer的加法和处理overflow？（源于HDLBits，Pro.69）
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致谢2
题目描述：
本题讨论的是有符号数相加的溢出问题中，需要实现一个 2 进制 8bit 有符号数加法器，加法器将输入的两个 8bit数补码相加，产生相加之和以及进位。
一个解决思路：符号位拓展（signed extension）
例1（正负相加，无溢出）
（+6）+（-3）= （+3）
直接使用有符号数相加，结果等于-5。错误
符号位拓展后
4bit的数相加后可能进位到5bit，因此将4bit和3bit都做符号位拓展到5bit，然后相加。若进位到6bit，则不考虑6bit的结果。
结果等于+3
例2 （正正相加，有溢出）
（+7）+（+3）=（+10）
直接相加等于-6，错误。
符号位拓展
符号位拓展，结果等于+10，正确。
例3（负负相加，有溢出）
（-5）+（-4）=（-9）
直接相加，结果等于-1，错误。
符号位拓展
符号位拓展，结果等于-9，正确。
结论
计算正确结果
- m bit + m bit => (m+1)bit
- m bit + n bit => (m+1)bit , n < m
如有 (m+2)bit,忽略，结果任为 (m+1)bit
判断进位溢出
- 若 sum[m+1] ^ sum[m] = 1, 则说明有溢出。
其中 sum[m+1] = 0, sum[m] = 1, 表示正溢出。
sum[m+1] = 1, sum[m] = 0, 表示负溢出。
Pro.69答案
module Exams_ece241_2014_q1(input [7:0] a,input [7:0] b,output [7:0] s,output overflow
);wire [8:0] sum;assign sum = {a[7], a} + {b[7], b};assign s = sum[7:0];assign overflow = sum[8] ^ sum[7];
endmodule //Exams_ece241_2014_q1c
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