FGPA异步信号问题

FPGA在处理异步信号时，尽量打1~2拍寄存器，否则在线调试会发现各种奇怪问题。

下面是verilog代码

在线调试发现，计数器在跳变

原因是cmd_start由ARM输出，与FPGA时钟异步，需要打1~2拍寄存器

reg [5:0] cmdcnt;
reg fl_cmd_start;
reg cmd_start_0,cmd_start_1;
//-----------------------cmd_start滤波------------------//（ARM输出持续580ns的脉冲）
//cmd_start为异步信号，这里打两拍寄存器（ARM与FPGA时钟异步）
always @(posedge clk_50m) begincmd_start_0 <= cmd_start;cmd_start_1 <= cmd_start_0;
endalways@(posedge clk_50m or negedge rst_n)
beginif(!rst_n) begincmdcnt <= 6'd0;fl_cmd_start <= 0;end else beginif(cmd_start_1) beginif(cmdcnt==6'd24) fl_cmd_start <= 1'b1;cmdcnt <= cmdcnt + 1'b1;end else begincmdcnt <= 6'd0;fl_cmd_start <= 0;endend
end

这样修改后不会出现计数异常跳变

转载于:https://www.cnblogs.com/qqff/p/11093639.html

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