任意整数分频(图文并茂)

上一篇文章讲解了如何进行任意的奇分频和任意的偶分频，这篇文章主要讲解占空比为50%的任意整数分频（奇分频和偶分频），下面首先以6分频和5分频来回顾一下奇偶分频。

偶分频

偶分频时最简单的，通过下图就可以很好的理解，其中只需要两个always块，其中一个用来计数，计数器每次计数到5，然后清零重新计数，第二个always块用来产生分频时钟，假设初始状态为高电平，当计数到2时，将信号拉低，当计数到5时，将信号拉高。

那么对于任意的偶分频，如何确定cnt的最大值，如何确定div_clk信号什么时候拉低，什么时候拉高呢，通过6分频的分析，我们看到，当cnt计数到6-1时，给cnt信号清零，并且当cnt=6-1时将div_clk拉高，当计数到(6-1)/2时，将div_clk拉低。因此，假设现在要进行n分频，n为偶数，则cnt 的最大值为n-1，当cnt计数到n-1时，将div_clk拉高，当cnt计数到(n-1)/2时，将div_clk拉低。

代码如下：

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module even_divider #(parameter DIVIDER_NUMBER = 6
)(input wire    clk,input   wire    rst,output  wire    div_clk
);reg   [3:0]   cnt;           //当分频数大于15时，此值的位数需要扩展
reg         div_clk_r;assign div_clk = div_clk_r;always @(posedge clk)beginif(rst)begincnt <= 'd0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)begincnt <= 'd0;endelse begincnt <= cnt + 1'b1;end
endalways @(posedge clk)beginif(rst)begindiv_clk_r <= 1'b1;endelse if(cnt == ((DIVIDER_NUMBER - 1'b1) >> 1))begindiv_clk_r <= 1'b0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)begindiv_clk_r <= 1'b1;end
endendmodule

6分频仿真如下：

奇分频

奇分频相对于偶分频来说比较复杂，我们首先给出5分频的图。

其中div_clk信号就是我们的5分频产生的时钟，我们可以看到，这需要在系统时钟clk的上升沿和下降沿都工作，所以，我们使用三个always块，其中一个always块和偶分频一样，用来产生计数器cnt，这个计数器在clk的上升沿计数，每次技术到4时清零，第二个always块用来产生clk，初始为高电平，该信号在clk的上升沿产生，当cnt计数到2时，将clk1信号拉低，当计数到4时，将clk1信号拉高，这个信号和偶分频产生类似，第三个always块就有区别了，他是通过clk的下降沿来产生的，也就是图中的clk2信号，初始状态为高电平，当cnt 计数到2并且clk的下降沿到来时，我们将clk2信号拉低，当cnt计数到4并且clk的下降沿到来时，我们将clk2信号拉高，最后得到的分频时钟div_clk可以通过组合逻辑得到，我们直接将clk1和clk2求与运算就可以得到div_clk信号。

代码如下：

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module odd_divider #(parameter DIVIDER_NUMBER = 5
)(input wire    clk,input   wire    rst,output  wire    div_clk
);reg   [3:0]   cnt;           //当分频数大于15时，此值的位数需要扩展reg          clk1;
reg         clk2;always @(posedge clk)beginif(rst)begincnt <= 'd0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)begincnt <= 'd0;endelse begincnt <= cnt + 1'b1;end
endalways @(posedge clk)beginif(rst)beginclk1 <= 1'b1;endelse if(cnt == ((DIVIDER_NUMBER - 1'b1) >> 1))beginclk1 <= 1'b0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)beginclk1 <= 1'b1;end
endalways @(negedge clk)beginif(rst)beginclk2 <= 1'b1;endelse if(cnt == ((DIVIDER_NUMBER - 1'b1) >> 1))beginclk2 <= 1'b0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)beginclk2 <= 1'b1;end
endassign div_clk = clk1 && clk2;endmodule

5分频仿真如下：

任意分频

在知道如何任意奇分频和任意偶分频之后，只需要将两个结合就可以得到任意整数分频，具体代码如下：

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// -----------------------------------------------------------------------------
module random_divider #(parameter DIVIDER_NUMBER = 5
)(input wire    clk,input   wire    rst,output  wire    div_clk
);reg   [3:0]   cnt;           //当分频数大于15时，此值的位数需要扩展
reg         div_clk_r;
reg         clk2;always @(posedge clk)beginif(rst)begincnt <= 'd0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)begincnt <= 'd0;endelse begincnt <= cnt + 1'b1;end
endalways @(posedge clk)beginif(rst)begindiv_clk_r <= 1'b1;endelse if(cnt == ((DIVIDER_NUMBER - 1'b1) >> 1))begindiv_clk_r <= 1'b0;endelse if(cnt == DIVIDER_NUMBER - 1'b1)begindiv_clk_r <= 1'b1;end
endalways @(negedge clk)beginif(rst)beginclk2 <= 1'b1;endelse if(cnt == ((DIVIDER_NUMBER - 1'b1) >> 1) && DIVIDER_NUMBER % 2 == 1'b1)beginclk2 <= 1'b0;endelse if(cnt == DIVIDER_NUMBER - 1'b1 && DIVIDER_NUMBER % 2 == 1'b1)beginclk2 <= 1'b1;end
endassign div_clk = ( DIVIDER_NUMBER % 2) ? div_clk_r && clk2 : div_clk_r;endmodule

tb文件如下：

// -----------------------------------------------------------------------------
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// -----------------------------------------------------------------------------
// Author : dongtaolv
// Email  : tdlv@stu.xidian.edu.cn
// File   : tb_random_divider.v
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// Editor : sublime text3, tab size (4)
// -----------------------------------------------------------------------------`timescale 1ns/1psmodule tb_random_divider;reg     clk;
reg     rst;
wire    div_clk;initial beginclk = 0;rst = 1;#100rst = 0;
endalways #10 clk = ~clk;random_divider #(.DIVIDER_NUMBER(7)      //通过设置此值来确定几分频
)
random_divider_inst(.clk        (clk    ),.rst      (rst    ),.div_clk  (div_clk)
);endmodule

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