Cortex-A 架构

1.Cortex-A 处理器运行模型

除了 User(USR)用户模式以外，其它 8 种运行模式都是特权模式。这几个运行模式可以通过软件进行任意切换，也可以通过中断或者异常来进行切换。大多数的程序都运行在用户模式，用户模式下是不能访问系统所有资源的，有些资源是受限的，要想访问这些受限的资源就必须进行模式切换。但是用户模式是不能直接进行切换的，用户模式下需要借助异常来完成模式切换，当要切换模式的时候，应用程序可以产生异常，在异常的处理过程中完成处理器模式切换。
当中断或者异常发生以后，处理器就会进入到相应的异常模式种，每一种模式都有一组寄存器供异常处理程序使用，这样的目的是为了保证在进入异常模式以后，用户模式下的寄存器不会被破坏。
STM32 只有两种运行模式，特权模式和非特权模式，但是 Cortex-A 就有 9 种运行模式。

2.Cortex-A 寄存器组

ARM 架构提供了 16 个 32 位的通用寄存器(R0~R15)供软件使用，前 15 个(R0~R14)可以用作通用的数据存储，R15是程序计数器 PC，用来保存将要执行的指令。ARM 还提供了一个当前程序状态寄存器 CPSR 和一个备份程序状态寄存器 SPSR，SPSR寄存器就是 CPSR 寄存器的备份。

Cortex-A 内核寄存器组成如下：
①、34 个通用寄存器，包括 R15 程序计数器(PC)，这些寄存器都是 32 位的。
②、8 个状态寄存器，包括 CPSR 和 SPSR。
③、Hyp 模式下独有一个 ELR_Hyp 寄存器。

2.1通用寄存器

R0~R15 就是通用寄存器，通用寄存器可以分为以下三类：
①、未备份寄存器，即 R0~R7。

在所有的处理器模式下这 8 个寄存器都是同一个物理寄存器，在不同的模式下，这 8 个寄存器中的数据就会被破坏。

②、备份寄存器，即 R8~R14。

因为 FIQ 模式下的 R8~R12 是独立的，因此中断处理程序可以不用执行保存和恢复中断现场的指令，从而加速中断的执行过程。
R13 一共有 8 个物理寄存器，其中一个是用户模式(User)和系统模式(Sys)共用的，剩下的 7 个分别对应 7
种不同的模式。R13 也叫做 SP，用来做为栈指针。
R14 一共有 7 个物理寄存器，其中一个是用户模式(User)、系统模式(Sys)和超级监视模式(Hyp)所共有的，剩下的 6个分别对应 6 种不同的模式，R14 也称为连接寄存器(LR)，LR 寄存器在 ARM 中主要用作如下两种用途：1.使用R14(LR)来存放当前子程序的返回地址。2.当异常发生以后，该异常模式对应的 R14 寄存器被设置成该异常模式将要返回的地址，R14也可以当作普通寄存器使用。

③、程序计数器 PC，即 R15。

R15 保存着当前执行的指令地址值加 8 个字节。每条指令是 4 字节（前两个指令分别处于执行和译码阶段）

2.2程序状态寄存器

CPSR 可以在任何模式下被访问。CPSR 是当前程序状态寄存器，该寄存器包含了条件标志位、中断禁止位、当前处理器模式标志等一些状态位以及一些控制位。为了防止所有的处理器模式都共用一个 CPSR 导致的冲突，除了 User 和 Sys 两个模式，其他模式都配备了SPSR(备份程序状态寄存器)，当特定的异常中断发生时，SPSR 寄存器用来保存当前程序状态寄存器(CPSR)的值，当异常退出以后可以用 SPSR 中保存的值来恢复 CPSR。
不能在 User 和Sys 模式下访问 SPSR，会导致不可预知的结果。
由于 SPSR 是 CPSR 的备份，因此 SPSR 和CPSR 的寄存器结构相同。

N(bit31)：当两个补码表示的有符号整数运算的时候，N=1 表示运算对的结果为负数，N=0 表示结果为正数。

Z(bit30)：Z=1 表示运算结果为零，Z=0 表示运算结果不为零，对于 CMP 指令，Z=1 表示比较的两个数大小相等。

C(bit29)：在加法指令中，当结果产生了进位，则 C=1，表示无符号数运算发生上溢，其它情况下 C=0。在减法指令中，当运算中发生借位，则 C=0，表示无符号数运算发生下溢，其它情况下 C=1。对于包含移位操作的非加/减法运算指令，C 中包含最后一次溢出的位的数值，对于其它非加/减运算指令，C 位的值通常不受影响。

V(bit28)：对于加/减法运算指令，当操作数和运算结果表示为二进制的补码表示的带符号数时，V=1 表示符号位溢出，通常其他位不影响 V 位。

Q(bit27)：仅 ARM v5TE_J 架构支持，表示饱和状态，Q=1 表示累积饱和，Q=0 表示累积不饱和。

IT[1:0] (bit26:25)：和 IT7:2一起组成 IT[7:0]，作为 IF-THEN 指令执行状态。

J(bit24)：仅 ARM_v5TE-J 架构支持，J=1 表示处于 Jazelle 状态，此位通常和 T(bit5)位一起表示当前所使用的指令集

GE[3:0] (bit19:16)：SIMD 指令有效，大于或等于。

IT[7:2] (bit15:10)：参考 IT[1:0]。

E(bit9)：大小端控制位，E=1 表示大端模式，E=0 表示小端模式。

A(bit8)：禁止异步中断位，A=1 表示禁止异步中断。

I(bit7)：I=1 禁止 IRQ，I=0 使能 IRQ。

F(bit6)：F=1 禁止 FIQ，F=0 使能 FIQ。

T(bit5)：控制指令执行状态，表明本指令是 ARM 指令还是 Thumb 指令，通常和 J(bit24)一起表明指令类型，参考 J(bit24)位。

M[4:0] (bit4:0)：处理器模式控制位

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