基于system generator的整除除法设计

除法在嵌入式系统中实现较为困难，在整除除法中，N和D的以及输出Q和R的关系满足：

这个课题要求设计一个高速的FPGA整数触发器，

1.有三个输入信号N,D,START

2.信号N和D为无符号整数，N和D的位宽为W，W是一个参数，从对应的simulink文件中看到，可以设置为8,10,20,32等。

3.信号start为布尔型参数，1的时候，开始计算，在计算完成之前，start不会再次产生高电平。

4.输出有四个，Q,R,Valid和clockcount

5.Q是商，R为余数，位宽均为W，

6.当计算完成后，valid输出1，

7，输出信号clockcount需要时钟个数，例如，计算开始第二周期开始计算，第20周期完成，那么clockcout为18.

8.设计必须使用matlabsimulink和xilinx中的SG模块，如下模块不能被使用：

这个需要结合matlab。

根据课题要求，使用算法2来实现，算法一得到分只有40%，所以按题目意思，就是选择算法2作为设计算法。。

根据课件的要求的方法，其内部的结构如下所示：

要求的四个案例测试结果如下所示：

注意，SG运行的时候，存放路径必须是英文的，没有空格的

必须确保SG安装正确，即正确的安装matlab，ise后安装正确的SG，

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