运算器设计（计算机组成实验）1
实验一 8位可控加减法电路设计
这个实验的本意是用一位全加器和逻辑门搭建电路。用全加器和异或门也可以完成。这里涉及两个“异或”的知识点：
1.位变量a和0异或，结果为a；和1异或，结果为~a（取反） 实验一我们也用过这个；
x-y可以理解成x+（-y），怎样得到-y呢？看看下图完美统一了加减法
2.溢出标志可以用最高位（符号位）进位和次高位进位异或得到。即这两个进位相同则不溢出，否则溢出。
实验二 CLA182四位先行进位电路设计
设计电路时尽量考虑使所有输出在较少延迟下完成。（下图两级门电路完成）
实验三 4位快速加法器设计
利用相关知识设计44位先行进位电路，并利用设计的44位先行进位电路构造44位快速加法器，能分析对应电路的时间延迟。
利用前一步设计好的四位先行进位电路构造四位快速加法器，其引脚定义如图所示，其中 X，Y 为四位相加数，Cin 为进位输入，S 为和数输出，Cout 为进位输出，G，P 为 4 位成组进位生成函数和成组进位传递函数。
实验四 16位快速加法器设计
理解成组进位产生函数，成组进位传递函数的概念，熟悉 Logisim 平台子电路的概念，能利用前述实验封装好的44位先行进位子电路以及44位快速加法器子电路构建1616位、3232位、6464位快速加法器，并能利用相关知识分析对应电路的时间延迟，理解电路并行的概念。
实验五 32位快速加法器
利用1616位快速加法器以及先行进位电路构建3232位快速加法器，并探讨其时间延迟。
可能方案：（1）22个1616位加法器直接串联，C16 信号采用下层的进位输出；
（2）22个1616位加法器直接串联，C16 进位输入采用上层的进位输出；
（3）在1616位快速加法器的基础上再增加一级组间先行进位电路，类似6464位快速加法器的方法；分别分析33种不同方案可能的总延迟，选择速度最快的方案实现3232位快速加法器，并分析其时间延迟，其引脚如图所示。其中 X，Y 为3232位相加数，Cin 为进位输入，S 为和数输出，Cout 为进位输出，Overflow 为有符号加法运算溢出信号。
实验六 5位无符号阵列乘法器设计
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