开源verilog仿真工具iverilog的安装与使用

今天有空，突发奇想想试试开源verilog仿真器，看看到底效果如何。
我用的是iverilog, 全名--ICARUS Verilog.

我的机器是ubuntu 16.04
iverilog的安装
sudo apt-get install iverilog
iverilog的删除，先不管这个
sudo apt-get remove iverilog

安装iverilog的时候，他还会建议再安装一个gtkwave包,那就都装上。
sudo apt-get install gtkwave
这时又自动装了这个libjudydebian1，不知道干什么用的。
gtkwave这个是用来看vcd波形的。
安装完后还没法直接用，退出再登录进来就可以了

安装好了以后看了下版本：
iverilog -v
Icarus Verilog version 0.9.7 (v0_9_7)
Copyright 1998-2010 Stephen Williams
~~~~~
好像比较老，时间居然是2010，汗~~~汗~~

gtkwave -v
GTKWave Analyzer v3.3.66 (w)1999-2015 BSI
这个新一点

后来我又在git上找了个地址
https://github.com/steveicarus/iverilog.git
这个估计比较新一点。看了看，编译安装有点小复杂，参考这里。

下面写了个小testbench--tb.v 小试一下小牛刀

module tb;reg       clk;
reg       rstn;
reg [5:0] cnt;always #5 clk = ~clk;always @(posedge clk or negedge rstn)beginif(!rstn)cnt <= 6'h0;elsecnt <= cnt + 6'h1;
endinitial beginclk  = 1'b0;rstn = 1'b1;#10;rstn = 1'b0;#10;rstn = 1'b1;$display("Hello ICARUS verilog!");#1000;$finish;
endalways @(cnt)begin$display("%0t, cnt=%d",$time,cnt);
endinitial
begin$dumpfile("tb.vcd");$dumpvars(0,tb);
endendmodule

编译是
iverilog tb.v
出来一个a.out,这跟gcc有点类似啊。
然后运行：
./a.out
仿真结果是：
VCD info: dumpfile tb.vcd opened for output.
10, cnt= 0
Hello ICARUS verilog!
25, cnt= 1
35, cnt= 2
45, cnt= 3
55, cnt= 4
65, cnt= 5
75, cnt= 6
85, cnt= 7
95, cnt= 8
105, cnt= 9
115, cnt=10
125, cnt=11
135, cnt=12
145, cnt=13
155, cnt=14
165, cnt=15
175, cnt=16
185, cnt=17
195, cnt=18
205, cnt=19
215, cnt=20
225, cnt=21
。。。。。

并生成一个波形tb.vcd

看波形
命令：
gtkwave tb.vcd

还可以嘛！

不过波形查看器里没有找到源代码窗口。

调试起来远远不如vcs+verdi方便，毕竟vcs是要money的。

用这个开源的仿真几个小模块还是够用啦。

tips:

大家都知道默认的vcd格式的波形还是很大的。我们可以生成别的小容量格式。

生成默认vcd格式, ./a.out

tb.vcd 大小 2755

生成lxt格式, ./a.out -lxt

tb.vcd 大小 276,只有原来十分之一，厉害

生成lxt2格式, ./a.out -lxt2

tb.vcd 大小 764，这个lxt2居然比lxt还要大不少，不清楚原因。。。

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