LEC learning1: formality failing owe to change_link
LEC check: rtl2netlist 出现NEQ，打开formality schematics 可以看到NEQ 的type 是DFF， 然后check DFF compare point ,发现clock pin 在rtl 和netlist 中的edge 不同， 在rtl 中是rising, 在netlist 中是failing，这种edge 不同的情况可能是inverter 导致的，也类似在fix timing 时，若用了一个inverter 替换一个buffer （func 正常是两个inverter 对应一个Buffer），那么clock edge 也会不同。
这种情况下，也可以使用tool 的pattrens, 将logic cones 全部设成0或者1，看到的compare point 中在golden 和revise 中分别是0和1 ，这种情况可能就说少了一个inverter。
这样的情况可以trace clock pin 的primary input ， 在path 上看到有一个Mux ,改Mux 在rtl 中用case 写的四选一， 在netlist 中是二选一mux (由std cell 一个inverter，两个与门和一个或门组成 )。由于综合后对netlist 进行了change_link ，改变了一些cell 的link ，这个过程的mux 换错了，导致最终的netlist link 的mux 的output 少了一个inverter ，所以导致NEQ ，这时要更正change_link 的cell 后，可以EQ。
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