Wallace树乘法器

当前乘法器的设计主要有两种方式，Wallace树乘法器和booth编码乘法器。本篇主要讲述的是Wallace树乘法器。

1、算法讲解

以4×4位乘法器为例，如表1-1所示，列出了各个部分的积
表1-1：

随后我们从数据最多的那一列开始，用半加器将数据最多有四个数据的那一列中的两个数相加，得到和a0以及向高列的进位b0，这时得到进位的那一列也有四个数据，我们也用半加器相加得到积a1和进位b0，如表1-2进行以上操作后可以的到表1-3所示。黄色表是半加器相加，红色表示全加器相加。
表1-2：

表1-3：

对于表1-3我们可以，用半加器和全加器反复压缩覆盖所有数据超过三个的列，得到表1-4所示的数据：
表1-4：

最后采用简单的2输入加法器，就可以得到相乘结果了。

2、Verilog HDL的实现

module wallace(x,y,out);parameter size=4;input [size-1:0]x,y;output [size-1:0]out;wire [size*size-1:0]a;wire [1:0]b0,b1,c0,c1,c2,c3;wire [5:0]add_a,add_b;wire [6:0]kk;wire [7:0]out;assign a={x[3],x[3],x[2],x[3],x[2],x[1],x[3],x[2],x[1],x[0],x[2],x[1],x[0],x[1],x[0],x[0]}&{  y[3],y[2],y[3],y[1],y[2],y[3],y[0],y[1],y[2],y[3],y[0],y[1],y[2],y[0],y[1],y[0]};//各部分积hadd U1(.x(a[6]),.y(a[7]),.cout(b0[1]),.out(b0[0]));hadd U2(.x(a[11]),.y(a[12]),.cout(b1[1]),.out(b1[0]));//第一级半加器hadd U3(.x(a[3]),.y(a[4]),.cout(c0[1]),.out(c0[0]));//第二级半加器fadd U4(.x(a[8]),.y(a[9]),.cin(b0[0]),.cout(c1[1]),.out(c1[0]));fadd U5(.x(b1[0]),.y(a[10]),.cin(b0[1]),.cout(c2[1]),.out(c2[0]));fadd U6(.x(a[13]),.y(a[14]),.cin(b1[1]),.cout(c3[1]),.out(c3[0]));//第二级全加器assign add_a={a[15],c3[0],c2[0],c1[0],a[5],a[2]};assign add_b={c3[1],c2[1],c1[1],c0[1],c0[0],a[1]};assign kk=add_a+add_b;//第三级简单二输入加法器assign out={kk,a[0]};
endmodulemodule fadd(x,y,cin,out,cout);input x,y,cin;output cout,out;assign out=x^y^cin;assign cout=(x&y)|((x^y)&cin);
endmodulemodule hadd(x,y,cout,out);input x,y;output out,cout;assign out=x^y;assign cout=x&y;
endmodule

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