基于Verilog语言的AD0809驱动

新手小白自己写的一个小代码，实际测试完毕，第一次写有什么写的不好的地方大神们多多关照，功能如题。

/*reg:synthesis noptune*/
/*wire:synthesis keep*/module AD_module(//输入端input  [7:0]   AD_data_in,         //输入AD转换完成数据进行处理input CLK_50M,                      //主时钟输入input    CLK_1M,                     //AD0809主频input RET,                            //复位信号输入input   EOC,                            //转换结束信号标志位，当转换结束时为高，开始转换时为低input data_sync,                  //数据标志位，沟通串口和AD的数据同步//输出端output  [7:0]   AD_data_out,        //输出处理完的数据  output  OE,                         //AD输出使能端output read_clk,                   //AD转换时钟output  STR                         //AD转换启动信号输出端//output   ALE                         //AD地址锁存允许信号输出端);////--内部参数定义parameter set_time_200ns = 4'd10;    //定义ST端口最小延时200nsparameter set_time_400ns = 5'd20;    //定义ST端口周期延时400nsreg    [1:0]   detect_edge;                //定义延边检测寄存器，记录EOC端的电平变化情况wire    [1:0]   detect_edge_n;              //定义延边检测寄存器的下一个状态reg    [4:0]   time_cnt_st;                //定义时间寄存器，记录-st端高电平-定时时间reg  [4:0]   time_cnt_st_n;              //定义时间寄存器的下一个状态 wire [15:0]data_temp;                   //定义数据缓存器，缓存正在处理的数据  reg [4:0]   OE_time_cnt;                //定义OE计数器，记录OE电平拉高时间reg  [4:0]   OE_time_cnt_n;              //定义OE计数器的下一个状态reg  [7:0]   AD_data_temp;               //定义模数转换数据缓存器，缓存数据以便于发送reg   [7:0]   AD_data_temp_n;         //定义模数转换数据缓存器的下一个状态reg          ad_clk;                     //定义AD时钟线，寄存AD需要的时钟reg           ad_clk_n;                   //定义AD时钟线的下一个状态reg          OE_signal_temp;         //输出使能信号缓存器，缓存输出使能信号reg          OE_signal_temp_n;           //输出使能信号缓存器的下一个状态reg            time_cnt_st_em;         //时间计数使能，标志计数的使能和停止reg           time_cnt_st_em_n;           //时间计数使能的下一个状态reg           st_signal_temp;         //start conversion signal tempreg           st_signal_temp_n;           //start conversion signal temp next state//
//--AD0809主频输出assign read_clk = CLK_1M;//
//--处理转换完成的数据
//assign    data_temp = {data_temp[15:8] , AD_data_in};//将处理完成的数据写在缓存器中
//
//--寄存器AD_data_temp赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET)AD_data_temp <= 8'h0;elseAD_data_temp <= AD_data_temp_n;
end
//寄存器AD_data_temp计数
always @ (*)
beginif(OE_signal_temp == 1'b1)          //当OEAD_data_temp_n = AD_data_in/*data_temp[7:0]*/;elseAD_data_temp_n = AD_data_temp;
end
//
//--模数转换数据输出
assign AD_data_out = AD_data_temp;
//
//--寄存器OE_time_cnt赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET)OE_time_cnt <= 5'h0;elseOE_time_cnt <= OE_time_cnt_n;
end
//寄存器OE_time_cnt计数
always @ (*)
beginif(OE_time_cnt == set_time_200ns || detect_edge == 2'b01)//当EOC上升沿时清零并开始计数OE_time_cnt_n = 5'h0;elseOE_time_cnt_n = OE_time_cnt + 1'b1;
end
//
//--寄存器time_cnt_st赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET)time_cnt_st <= 5'h0;elsetime_cnt_st <= time_cnt_st_n;
end
// 寄存器time_cnt_st计数
always @ (*)
begin//当到达定时时间或者EOC端口和ST端口都为低电平时，清零if(time_cnt_st == set_time_400ns || EOC == 1'b0)time_cnt_st_n = 5'h0;elsetime_cnt_st_n = time_cnt_st + 1'b1;
end//
//--寄存器st_signal_temp赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET)st_signal_temp <= 1'b0;elsest_signal_temp <= st_signal_temp_n;
end
//寄存器st_signal_temp计数
always @ (*)
beginif(time_cnt_st < set_time_200ns)        //当转换开始计数器达到数值时，信号取反st_signal_temp_n = 1'b0;else if(time_cnt_st >= set_time_200ns && time_cnt_st < set_time_400ns)st_signal_temp_n = 1'b1;else                                                //其他情况保持st_signal_temp_n = st_signal_temp;
end
//
//--输出STR信号
assign STR = st_signal_temp;
//
//-- 寄存器detect_edge赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET)detect_edge <= 2'b11;elsedetect_edge <= detect_edge_n;
end
// 寄存器detect_edge计数
assign detect_edge_n = {detect_edge[0],EOC};   //detect_edge == 2'b01为上升沿
//
//--寄存器OE_signal_temp赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET) OE_signal_temp <= 1'b0;elseOE_signal_temp <= OE_signal_temp_n;
end
//寄存器OE_signal_temp计数
always @ (*)
beginif(detect_edge == 2'b01)    //当EOC产生上升沿时，OE输出高电平OE_signal_temp_n = 1'b1;else if(OE_time_cnt == set_time_200ns)//当电位时间达到时，拉低电平OE_signal_temp_n = 1'b0;else                               //其他状态输出低电平OE_signal_temp_n = OE_signal_temp;
end
//
//--OE信号输出
assign OE = OE_signal_temp;//
//--寄存器time_cnt_st_em赋值
always @ (posedge CLK_50M or negedge RET)
beginif(!RET) time_cnt_st_em <= 1'b0;elsetime_cnt_st_em <= time_cnt_st_em_n;
end
//寄存器time_cnt_st_em计数
always @ (*)
beginif(detect_edge == 2'b01)                        //EOC为上升延时开始计时time_cnt_st_em_n = 1'b1;else if(time_cnt_st == set_time_200ns)        //当时间计满时，使能停止等待AD下一次数据处理完毕time_cnt_st_em_n = 1'b0;else                                                 //其他情况保持time_cnt_st_em_n = time_cnt_st_em;
endendmodule

基于Verilog语言的AD0809驱动相关推荐

基于Verilog语言的13进制计数器设计
基于Verilog语言的13进制计数器设计 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2019/11/10 ...
verilog 自动售货机状态机实现_基于Verilog语言的简单自动售货机-数电课设报告（最终版）最新版...
<基于Verilog语言的简单自动售货机-数电课设报告.docx>由会员分享,可免费在线阅读全文,更多与<基于Verilog语言的简单自动售货机-数电课设报告(最终版)>相关文 ...
基于Verilog语言的伪随机码的编写
写之初,笔者并没有太大的自信,因为笔者对伪随机码并没有太多的认识.但老师有命,笔者不得不进行编写,同时笔者也特别希望能有个项目来锻炼自己. 笔者在开始编写的时候,首先上网查了很多的资料,对伪随机码算是 ...
基于Verilog语言的2ASK信号调制（FPGA）
*使用Quartus编译器,参考杜勇老师<数字调制解调技术的MATLAB与FPGA实现 Altera Verilog版>书(我已上传至我的资源) 利用DDS内部IP核的2ASK信号调制: ...
【iCore2双核心板】SRAM 读写实验（基于Verilog语言）
_____________________________________ 深入交流QQ群: A: 204255896(1000人超级群,可加入) B: 165201798(500人超级群,满员) ...
基于Verilog使用Quartus设计数字秒表和数字时钟
目录一.数字秒表 1.1 新建工程 1.2 添加 Verilog 文件 1.3 添加 VWF 文件 1.4 波形仿真二.多功能数字钟三.总结本文内容:使用 Quartus 基于 Verilog ...
数字逻辑设计大程——以撒的结合（Verilog语言）
前言在大二学习数字逻辑设计课程(即计算机组成课程的前引课)时,期末大程题目我和同组的github成员lwaekfjlk 决定写一款基于Verilog语言的游戏.原型是我们两人都非常喜爱的一款游戏-- ...
基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制，坐标变换，电流环，速度环，位置环，电机反馈接口，SVPWM 都是通过Verilog 语言来实现的
基于FPGA的永磁同步伺服控制系统的设计,在FPGA实现了伺服电机的矢量控制, 坐标变换,电流环,速度环,位置环,电机反馈接口,SVPWM. . . 都是通过Verilog 语言来实现的,具有很高的研 ...
基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制都是通过Verilog 语言来实现的
基于FPGA的永磁同步伺服控制系统的设计,在FPGA实现了伺服电机的矢量控制, 坐标变换,电流环,速度环,位置环,电机反馈接口,SVPWM. . . 都是通过Verilog 语言来实现的,具有很高的研 ...

基于Verilog语言的AD0809驱动

基于Verilog语言的AD0809驱动相关推荐

最新文章

热门文章