1. Device Clock

Device clock是JESD204系统中每个单元的时间参考。每个设备需要通过该时钟产生frame clock和multiframe clock。

2. Frame clock和Local Multiframe Clock

Frame clock时钟域作用于应用层和JESD204的链路层。

对于需要实现确定性延时的应用，或者使用多个lane的应用，link上传输的数据必须multiframe对齐。每个multiframe和LMFC的边沿对齐。需要为发送设备和接收设备分别提供device clock，每个设备再使用device clock生成内部的frame clock和multiframe clock。

当LMFC由发送设备或者接收设备生成时，其相对于device clock的相位将由外部信号决定。在subclass0中，相位由SYNC~（~是指该信号低有效）信号的上升沿决定；在subclass1中，相位由采样到SYSREF的时刻决定。Frame clock和Multiframe clock必须遵循以下规则。

发送设备和接收设备的frame clock的周期必须一致；
发送设备和接收设备的multiframe clock的周期必须一致；
JESD204系统中所有的frame clock和multiframe clock都必须由一个共同的时钟源产生；
在每个设备中，frame clock和LMFC必须对齐；
对于subclass1而言，Frame clock和LMFC的相位由采样到SYSREF、并识别该信号有效时的device clock的边沿决定；
对于subclass2而言，Frame clock的相位由检测到SYNC~信号撤销时、“adjustment clock”的边沿决定。“adjustment clock”在后面的章节讨论。
JESD204系统内的设备可以允许LMFC和frame clock以很小的步进调整相位，这样可以使系统内的所有设备的LMFC更好的对齐。

以上规则分别对每个link有效。

3. SYNC接口

SYNC是从接收设备到发送设备的反馈信号，该信号的时序很关键，需要与接收设备的frame clock同步。关于SYNC~，JESD204的规范中有以下描述：It is strongly recommended that synchronicity be maintained with the TX frame clock as well if specific clauses requiring informational passage over the SYNC interface (required for Subclass 0 and Subclass 2 operation) are to be supported。上述这段没有理解的很清楚，只知道规范推荐保持该信号与发送设备frame clock的同步。

下图描述了SYNC的时序要求，该要求subclass0和2都需要遵守。subclass0遵守该要求是为了向前兼容JESD204A，subclass2遵守该要求是为了实现确定性延时。发送设备和接收设备应该给出以下参数。

tDS_R是接收设备的device clock到SYNC~输出的延时，subclass0和2的接收设备需要给出该参数。但是并不是每个厂商的芯片都会给出这个参数，AD9173就没有给出该参数。

tSU_T是发送设备管脚的建立保持时间，如果使用FPGA，该参数文档中都写的很清楚。

上面这幅图给出了SYNC的时序要求。根据规范要求，发送设备和接收设备的framce clock频率应该相同。SYNC信号由接收设备在device clock的上升沿发出。在发送设备中，该信号使用发送设备的device clock上升沿进行检测。以AD9173为例，当lane速率为10Gbps时，AD9173的PCLK为10G/40=250MHz，PCLK是AD9173内部用来处理数据的时钟。AD9173每个lane在内部的数据位宽始终为32bits，考虑8B/10B编码时的开销，PCLK=lane速率/(32*(10/8))，即PCLK=lane速率/40。Frame clock在AD9173中，在每个frame都会出现。每个frame clock内有F个octets，每个PCLK内有4个octets，所以rame clock和PCLK有以下关系：frame clock*F=PCLK*4。

接收设备通过device clock上升沿发送SYNC信号，发送设备需要在接收设备frame clock上升沿（该上升沿是指与接收设备device clock对齐的fram clock的上升沿）之后的第一个发送设备frame clock上升沿检测到SYNC有效。当F=4，即frame clock为250MHz时，一个周期只有4ns，还要考虑tDS_R、tH_T和tSU_T。此时时序裕量已经很紧张了，设计时需要格外注意。

当frame clock频率等于device clock时，SYNC的时序关系可以基于device clock计算；当frame clock频率高于device clock时，SYNC的时序关系可以基于frame clock计算。

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