部分可重构系统中可能发生的几个不良现象及解决方法(解耦) Xilinx FPGA DFX Partial Reconfig Decouple
使用可重构模块(RM)设计部分可重构系统时可能发生的几个不良现象
- 不期望的值被输入到静态逻辑：正在重构的可重构分区(RP)中的资源输出的信号可能会出现不期望的值，即：
- 可能会有毛刺。
- 互连可能会将高有效信号驱动到不期望的 1 。
- 可能由未复位的可重构模块(RM)驱动，因此处于未知状态。
- 新可重构模块(RM)的损坏：由静态逻辑驱动的信号进入正在重构的可重构分区(RP)可能导致新配置的可重构模块(RM)损坏。例如：
- 可能发生对存储器的伪写(spurious writes,虚假写入)。
- 可重构模块(RM)的一部分逻辑可以运行，而其他逻辑无法运行。
即使使用RESET_AFTER_RECONFIG，这种情况也可能发生，因为GWE(Global Write Enable,全局写入使能)信号与用户时钟不同步，因此在一个用户时钟周期中有可能出现一部分可重构模块(RM)获得写使能信号，而其他部分没有获得的情况。
如果这些不良现象对设计产生了影响，您可以使用 解耦逻辑 (Decoupler)来处理静态与动态逻辑边界上的信号值。
需要解耦的信号是与设计相关的，建议遵循以下原则：
- 将可重构分区(RP)生成的所有控制信号解耦。
- 如果加载的可重构模块(RM)在运行前无法完全复位，则需将输入到可重构分区的所有控制信号解耦。
- 如果可重构模块(RM)开始运行的逻辑无法被解耦过的信号控制，请考虑适当地将输入时钟解耦。
例如:
- 简单解耦
- AXI4-Stream解耦
翻译自:
PG375 (v1.0) June 3, 2020 Dynamic Function eXchange Decoupler v1.0
Designers of partially reconfigurable systems must consider several effects that can occur when reconfigurable modules are used.
- Undesirable values driven into the static logic: Signals driven by resources in the Reconfigurable Partition that is undergoing
reconfiguration might take on undesirable values, namely:
- They might glitch.
- They might be driven to 1 by the interconnect which is undesirable if the signal is an active-High control signal.
- They might be driven by a Reconfigurable Module that has not been reset and is therefore in an unknown state.
- Corruption of the new Reconfigurable Module: Signals driven by the static logic into the Reconfigurable Partition that is undergoing reconfiguration can cause the newly loaded Reconfigurable Module to become corrupted. For example:
- Spurious writes to memories can occur.
- Parts of the reconfigurable module can start to operate while other parts do not. This can occur even with RESET_AFTER_RECONFIG because the GWE (Global Write Enable) signal is asynchronous to the user clock, so it could write enable parts of the new Reconfigurable Module in one user clock cycle but leave other parts write disabled.
If any of these effects are problematic for a design, you can use decoupling logic to manage the signal values on the boundary between the static logic and the Reconfigurable Partition that is undergoing reconfiguration.
The signals that need to be decoupled are design-specific, and the following guidelines are recommended:
- Decouple all control signals generated from the Reconfigurable Partition.
- Decouple all control signals driven into the Reconfigurable Partition if the Reconfigurable Module being loaded cannot be fully reset before operation.
- If a Reconfigurable Module has logic that can start to execute without being qualified by a decoupled control signal, consider decoupling the appropriate input clock.
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