计算机组成原理（静态随机存取存取器）
3.2 SRAM存储器
主存储器的构成
静态RAM（SRAM）
由MOS电路构成的双稳触发器保存二进制信息；
优点：访问速度快，只要不掉电可以永久保存信息；
缺点：集成度低，功耗大，价格高；
动态RAM（DRAM）
由MOS电路中的栅极电容保存二进制信息；
优点：集成度高，功耗约为SRAM的1/6，价格低；
缺点：访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须定期刷新存储单元；
主要种类有：SDRAM、DDR SDRAM
基本的静态存储元阵列
基本存储元
6个MOS管形成一位存储元；
64×4位的SRAM结构图
存储体排列成存储元阵列，不一定以存储单元形式组织；
芯片封装后，3种外部信号线
地址线：2n个单元，对应有n根地址线；
地址信号经过译码电路，产生每个单元的字线选通信号；
数据线：每个单元m位，对应有m根数据线；
控制线：
读写控制信号 ：1——读，0——写；
片选控制信号 ：1——未选通，0——选通；
基本SRAM存储器逻辑结构
存储体
存储单元的集合，按位将各存储元组织成一个存储矩阵；
不同的存储器采用不同的译码方式来选择存储单元。
地址译码器
将CPU发出的地址信息转换成存储元选通信号的电路。
译码驱动器
用于增强译码输出选择线的驱动能力。
I/O控制电路
一般包括读写电路和放大电路。
RAM的译码驱动方式
方法1：单译码
被选单元由字线直接选定；
适用容量较小的存储芯片。
方法2：双译码
被选单元由X、Y两个方向的地址决定。
静态RAM芯片举例——Intel 2114
Intel 2114静态RAM芯片是1K×4的存储器
外部结构
地址总线10根（A0～A9）
数据总线4根（D0～D3）
片选信号/CS，写允许信号/WE
0—写，1—读
内部存储矩阵结构
64×64方阵，共有4096个六管存储元电路；
采用双译码方式
A3～A8（6根）用于行译码→64行选择线;
A0～A2,A9用于列译码→16条列选择线;
每条列选择线同时接4个存储元（共16×4=64列）
读、写周期波形图
存储器读/写的原则
读/写信号要在地址和片选均起作用，并经过一段时间后有效；
读写信号有效期间不允许地址、数据发生变化；
地址、数据要维持整个周期内有效；
读周期时间（tRC）、写周期时间（tWC）
存储器进行两次连续的读/写操作所必须的间隔时间；
大于实际的读出/写入时间；
SRAM存储器的读周期
读周期操作过程
CPU发出有效的地址信号
译码电路延迟产生有效的片选信号
在读信号控制下，从存储单元中读出数据
各控制信号撤销（地址信号稍晚），数据维持一段时间
读出时间（tAQ）
从地址有效到外部数据总线上的数据信息稳定所经历的时间
片选有效时间（tEQ）、读控制有效时间（tGQ）
片选信号、读控制信号所需要维持的最短时间，二者相等；
从地址译码后，到数据稳定的时间间隔；
SRAM存储器的写周期
写周期操作过程 CPU发出有效的地址信号，并提供所要写入的数据
译码电路延迟产生有效的片选信号
在写信号控制下，将数据写入存储单元中
各控制信号撤销（地址信号稍晚），数据维持一段时间 写入时间（tWD） 地址控制信号稳定后，到数据写入存储器所经历的时间； 维持时间（thD） 读控制信号失效后的数据维持时间；
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