通过vivado工具实现zynq的FPGA内部RAM读写

通过vivado工具实现zynq的FPGA内部RAM读写（调用vivado自带IP核），从新建工程到仿真并下载到FPGA开发板中，通过vivado自带的ILA逻辑分析仪查看读写数据是否正确，包含详细步骤，也可做为vivado工具使用方法实战教程。
1.点击Create Project，新建工程。

2.点击Next。

3.填写工程名及路径。

4.选择项目类型，使用默认的RTL Project，“Do not specify sources at this time”表示不创建或者添加设计文件。

5.此处可以创建设计文件并添加进来，我们这里直接点击Next跳过，在后面的工程中根据需要添加设计文件。

6.此处可以创建时序或IO口约束文件并添加进来，我们这里直接点击Next跳过。

7.根据实际情况选择工程的器件或开发板。

8.点击Finish,完成工程的创建。

9.进入IP选择界面,并选择Block Memory Generator。

10.配置RAM参数。

11.添加逻辑分析仪，用于对读取信号分析，如不需要可跳到第13步。

12.配置逻辑分析仪参数。

13.点击Add Source或点击工程目录上的加号，添加设计文件。

14.点击Create File,填写Verilog文件名称，然后点击OK。
15.然后点击Finish。

16.先不添加管脚约束，直接点击OK，然后点击Yes。

17.在ram_test.v文件中填写如下代码：

代码如下：

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2022/06/19 23:30:23
// Design Name:
// Module Name: ram_test
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module ram_test(input clk,                    //50MHz时钟input rst_n                    //复位信号，低电平有效 );
//-----------------------------------------------------------
reg        [8:0]          w_addr;               //RAM PORTA写地址
reg        [15:0]         w_data;               //RAM PORTA写数据
reg                   wea;            //RAM PORTA使能
reg        [8:0]          r_addr;               //RAM PORTB读地址
wire    [15:0]         r_data;            //RAM PORTB读数据//产生RAM PORTB读地址
always @(posedge clk or negedge rst_n)
beginif(!rst_n) r_addr <= 9'd0;else if (|w_addr)            //w_addr位或，不等于0r_addr <= r_addr+1'b1;elser_addr <= 9'd0;
end//产生RAM PORTA写使能信号
always@(posedge clk or negedge rst_n)
begin    if(!rst_n) wea <= 1'b0;else beginif(&w_addr)             //w_addr的bit位全为1，共写入512个数据，写入完成wea <= 1'b0;                 else               wea    <= 1'b1;        //ram写使能end
end //产生RAM PORTA写入的地址及数据
always@(posedge clk or negedge rst_n)
begin    if(!rst_n) beginw_addr <= 9'd0;w_data <= 16'd1;endelse beginif(wea)                     //ram写使能有效begin        if (&w_addr)            //w_addr的bit位全为1，共写入512个数据，写入完成beginw_addr <= w_addr ;    //将地址和数据的值保持住，只写一次RAMw_data <= w_data ;endelsebeginw_addr <= w_addr + 1'b1;w_data <= w_data + 1'b1;endendend
end //-----------------------------------------------------------
//实例化RAM
ram_ip ram_ip_inst (.clka      (clk          ),     // input clka.wea       (wea          ),     // input [0 : 0] wea.addra     (w_addr       ),     // input [8 : 0] addra.dina      (w_data       ),     // input [15 : 0] dina.clkb      (clk          ),     // input clkb.addrb     (r_addr       ),     // input [8 : 0] addrb.doutb     (r_data       )      // output [15 : 0] doutb
);//实例化ila逻辑分析仪
ila_0 ila_0_inst (.clk    (clk    ), .probe0    (r_data    ), .probe1    (r_addr    )
);endmodule

18.点击Add Source，新建仿真文件。

19.填写仿真文件名。

20.模块名默认，直接点击OK。

21.填写testbench仿真代码。
代码如下：

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2022/06/19 23:35:23
// Design Name:
// Module Name: vtf_ram_test
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module vtf_ram_tb;
// Inputs
reg clk;
reg rst_n;// Instantiate the Unit Under Test (UUT)
ram_test uut (.clk  (clk),      .rst_n  (rst_n)
);initial
begin// Initialize Inputsclk = 0;rst_n = 0;// Wait 100 ns for global reset to finish#100;rst_n = 1;       endalways #10 clk = ~ clk;   //20ns一个周期，产生50MHz时钟源endmodule

22.点击Run Simulation进行仿真。

23.选择需要观察的信号，添加到仿真波形的Name区域。

24.设置仿真时间，重新进行仿真，仿真波形如下图所示。

25.新建管脚约束文件

26.填写文件名。

27.填写约束代码，并保存。

代码如下：（根据开发板原理图自行调整）

############## clock and reset define##################
create_clock -period 20 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]
set_property PACKAGE_PIN U18  [get_ports {clk}]set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]
set_property PACKAGE_PIN N15  [get_ports {rst_n}]

28.生成bit文件，此处等待时间可能较长（与电脑和工程大小有关系）。

29.开发板连接电源和烧录数据线，并点击Open Hareware Manager。

30.点击Open target,然后点击Auto Connet。

31.最后点击Program device，将bit文件烧录到FPGA中。

32.然后会出现逻辑分析仪的波形图界面，此处可以设置触发信号。

波形如下：

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