（五）CCD传感器1000帧fpga-68013-usb2.0传输：verilog程序部分quartus编译

整个工程中，一共编译了这么些.v文件，相对应的bdf很复杂，但是RTL视图很清晰

配置参数： fpga的fifo用了4096 乘 2个，分别用作sdram的输入和输出，sdram=16M

ccd的工作点，通过几个参数定义出来
parameter PRE_SH = 1;
parameter ON_SH = PRE_SH + 6;       // SH*400ns=2400ns,1000ns,1500ns
parameter AFTER_SH = ON_SH + 1;
parameter PRE_LIGHT_SHILD = AFTER_SH + 12;
parameter LIGHT_SHILD = PRE_LIGHT_SHILD + 16;
parameter AFTER_LIGHT_SHILD = LIGHT_SHILD + 3;
parameter SIGNAL_OUT = AFTER_LIGHT_SHILD + 2048;
parameter AFTER_SIGNAL = SIGNAL_OUT + 7;
parameter TEST_SIGNAL = AFTER_SIGNAL + 1;


ccd的初始化时间，利用1ms和状态机进行切换
assign idl2s1_start = state_c==IDLE && end_cnt_1ms;
assign s12s2_start = state_c==S1 && end_cnt_1ms;
assign s22s3_start = state_c==S2 && end_cnt_1ms;
assign s32s4_start = state_c==S3 && end_cnt_1ms;
assign s42s5_start = state_c==S4 && end_cnt_1ms;

ccd在一个周期中使用的电平，是通过分小块满足并且满足大条件才触发，这样就对应了在一个周期上的电平变换
assign ccd_cp_en = (cnt_cell >= TIME_CELL/4 && cnt_cell < TIME_CELL/2 - 1 ) && (cnt_sample < PRE_SH || cnt_sample >= ON_SH) && flag_sample == 1;
assign adc_cds_clk1 = (cnt_cell >= TIME_CELL/4 && cnt_cell < TIME_CELL*3/8) && (cnt_sample >= ON_SH) && flag_sample == 1;
assign adc_cds_clk2 = (cnt_cell >= TIME_CELL*6/8 && cnt_cell < TIME_CELL*7/8) && (cnt_sample >= ON_SH) && flag_sample == 1;
assign adc_clk = (cnt_cell >= TIME_CELL*7/8 || cnt_cell < TIME_CELL*2/8) && (cnt_sample > ON_SH) && flag_sample == 1;

基准时钟1微秒
//1us产生的信号
always @(posedge clk_100M or negedge rst_n)
begin
if(!rst_n)
begin
cnt_1us <= 0;
end
else if(add_cnt_1us)
begin
if(end_cnt_1us)
cnt_1us <= 0;
else
cnt_1us <= cnt_1us + 1;
end
end
assign add_cnt_1us = end_cnt_300ms;
assign end_cnt_1us = add_cnt_1us && cnt_1us == 100 - 1;

sdram部分：
可读条件，68013有空并且sdram中有数据
if(in_usb_en == 1 && fifo_have_data ==1)
can_read_sdram <= 1;
可写条件，ccd产生一个新数据给的信号

总结：其实最难的不是每一个部分，而是联调费时间，各种小问题，关键是没有好的调试手段

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