DC 视频教程 第八期
第八期
Timing Analysis
DC仅能把RTL代码翻译成原理图,综合之后还需要检查综合后的电路是否能够使用。
除了DC内部嵌入的时序分析软件以外,PrimeTime可以进行权威、全面的时序检查。
**report_timing 与check_timing要区分开,前者用来检查时序是否有问题(综合后),后者检查约束是否完整(综合前)。
- Timing report示例:
-max_paths 1表示最多输出1条路径。
报告中含有起始点、路径种类、工艺库、工艺角等信息。
这张表呈现出了timing_path中关于时序的数字信息。
Incr中包含了线延迟和器件延迟,也可以用命令分别报告;单位可以在.lib中查看。
- Timing report:options
-input_pins选项可以让线延迟和单元延迟分开报告
-nets可以显示扇出
-significant_digits number可以规定报告中小数点后显示的位数
-max_paths 2 报告的是某一组内从不同结束端中挑出最差的路径,一共输出2条
-nworst 2 -max_paths 2 报告的是某一组内不分结束端,挑出最差的2条路径
report_constraint -all_violations
可以输出所有的violoation,setuptime violation必须在前端修正,holdtime violation可以由后端修正,area violation 有一定的接受范围。
注意:有的violation并不是真的violation,而是有可能在添加约束时留给本模块的预算太少,导致出现违反时序。 这时需要将不同的路径放到不同的组里,让DC针对每个组进行各自的优化。
STA
DC有内置的static timing analyzer,可以在综合之后帮助分析路径。
STA的步骤:1.design is broken into timing paths
2.delay of each path is calculated.
3.All path delay are checked against timing constraints to determine if the constraints have
been met
DC计算延迟时分为两个部分计算:线延迟和单元延迟,单元延迟一般用非线性模型计算,线延迟利用WLM模型或者DC-Topo模型。(Topo模型更为准确)
DC会计算两次延迟:上升延迟和下降延迟
- 最后可以启用-loop选项查看是否有逻辑电路回环,如果存在则需要去除。
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