基本概念

建立时间：即setup time，时钟上升沿之前数据要保持稳定的时间。
保持时间：即hold time，时钟上升沿之后数据要保持稳定的时间。
裕量：即Time Slack，如果数据到来的时间点早于建立时间要求的时间点，那么这个时间差称为建立时间的裕量；同理数据变化的点晚于保持时间要求的时间点，那么这个时间差称为保持时间的裕量。裕量≥0，表明数据是可以安全传输的。

建立时间和保持时间的检查

如下图所示，这是典型的时序结构。

解释图中的符号：

T_launch：时钟源点到第一个触发器的时钟网络延迟,也就是时钟偏斜（skew）；
T_capture：为时钟源点到第二个触发器的时钟网络延迟，也就是时钟偏斜（skew）；
T_ck2q：是触发器的延迟，即D端到Q端的延迟，这是由触发器本身的电气特性所决定的；
T_cycle：是时钟周期，即时钟频率 1\f_clk；
T_dp：是第一个触发器的输出端到第二个触发器的输入端之间的组合逻辑电路部分的电路延迟；

我们分析这个电路，由下图可看出：
解释上图，第二个触发器要想满足setup time，就必须要满足：

上图中绿色竖线为时钟源点经过延迟，到第二个触发器的时间（对应绿色路径）
对应红色的路径部分，经过组合逻辑，到达第二触发器的Q端，最晚只能到达上图的红色竖线部分，否则就没办法，满足建立时间。

由此，我们可以推迟公式：
T_launch + T_ck2q + T_dp ≤ T_capture + T_cycle - T_setup

因为T_launch和T_capture都表示为时钟偏斜（clock skew），所以我们合并之后就可得：

建立时间约束：T_setup ≤ T_cycle +T_skew - T_dp - T_ck2q
保持时间约束：T_hold ≤ T_dp + T_ck2q

其中参数意义：

T_clock：也就是时钟偏斜（clock skew）；
T_ck2q：是触发器D端到Q端的延迟；
T_cycle：是时钟周期，即时钟频率 1\f_clk；
T_dp：是组合逻辑电路部分的电路延迟；

PS：这里可能你会觉得建立时间有点难记，我多啰嗦一句：

T_cycle + T_skew 是表示第二个触发器的时钟到达的时间；
T_dp + T_ck2q是表示经过第一个触发器+组合逻辑到达的时间；
二者的差值就是建立时间最大的时间要求

解决建立时间和保持时间不满足的情况

由上面推导的不等式，我们可以得出结论：

1.建立时间不满足

当建立时间不满足时，即T_setup值要大于实际的T_cycle +T_skew - T_dp - T_ck2q，为了满足建立时间:

可以通过改进工艺，采取具有更小的T_setup值的芯片；
采用延迟更低的触发器，降低T_ck2q；
增大时钟周期T_cycle和时钟偏斜T_skew，但这会降低电路的性能；
尽量减小两个触发器之间的组合逻辑电路的使用，从而降低T_ck2q。

2.保持时间不满足

当保持时间不满足时，也就是T_hold要小于T_dp + T_ck2q，可以通过：

理论上，可以增加T_dp和T_ck2q来解决，也就是增加触发器的D端到Q端的延时，以及两级触发器之间的组合逻辑电路部分。
目前大部分芯片的T_hold时间都可以做到0ns。所以当保持时间不满足时，通常采用的做法是在传输路径上插入buffer，在不影响逻辑功能前提下，只具有增加延迟的作用。

PS:尤其注意，保持时间T_hold和时钟频率之间是没有关系，故降低时钟速度不能解决保持时间不满足的问题，很多面试题喜欢在这里挖坑。

解决建立时间与保持时间不满足的问题相关推荐

关于建立时间与保持时间的本质
建立时间与保持时间的概念? 建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间.保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间. 建立时间裕 ...
FPGA中建立时间和保持时间不满足如何解决
问题: 建立时间和保持时间不满足如何解决回答一: setup violation 主要就是设法剪掉critical path的delay,要么pipeline,要么retiming,要么把combi ...
一文解决关于建立时间和保持时间的困惑
公众号[TechDiary],专注技术分享,手把手教你成为技术大神之前介绍数字电路复位信号设计的文章中有提到过很多次建立时间.保持时间的概念,事实上建立/保持时间(setup time & ...
【亚稳态、建立时间和保持时间】亚稳态的产生原因、危害及解决方法
一.亚稳态的产生原因如图所示,当 sys_clk 时钟信号上升沿踩到 Rx 信号的变化间隙时,此时输出的 Rx_reg1 信号就会出现亚稳态,其输出信号就会出现震荡.毛刺或者固定在某一电压值,而不是 ...
（8）FPGA面试题触发器满足建立时间和保持时间的原因
1.1 FPGA面试题触发器满足建立时间和保持时间的原因 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)FPGA面试题触发器满足建立时间和保持时间的原因: 5)结束语. ...
静态时序分析-建立时间和保持时间违例分析
文章目录单一分析模式 setup公式 hold公式 1.建立时间分析 2.保持时间分析单一分析模式时序分析模式分别为:单一分析模式(single mode).最好-最坏分析模式(BC_WC mo ...
寄存器建立时间与保持时间分析
首先先介绍几个概念: 建立时间(Tsu):即时钟有效沿到来前数据应该保持的稳定的时间. 保持时间(Th):即时钟有效沿到来后数据应该保持的稳定的时间. 建立时间余量(Tsu_slack):数据要求到达 ...
【综合】数字IC设计需要考虑的时序参数；Race Hazard；同步系统时序要求；建立时间、保持时间；偏斜；抖动；毛刺、竞争冒险；亚稳态
[综合]数字IC设计需要考虑的时序参数:Race Hazard:同步系统时序要求:建立时间.保持时间:偏斜:抖动:毛刺.竞争冒险:亚稳态数字设计时需要考虑的时序参数传播延迟 propagation ...
javascript requestAnimationFrame 解决 setTimeout、setInterval 时间不准的方法。
javascript requestAnimationFrame 解决 setTimeout.setInterval 时间不准的方法. 取代 setInterval <!DOCTYPE html ...

解决建立时间与保持时间不满足的问题

文章目录