时钟和数据恢复(CDR)电路原理——基于PLL

作者：夏风喃喃在光通信系统中，光接收机接收并放大的数据流是不同步而且有噪声的。
为了后续处理，定时信息，时钟必须从数据中提取出，以便同步工作。
而且数据必须“重定时”，以便去除传输过程的抖动。
时钟提取和数据重定时被称为“时钟和数据恢复”（CDR）。

参考：
(1)Behzad.Razavi(著)，模拟CMOS集成电路设计
(2)Behzad.Razavi(著).林云(译)，光通信集成电路设计(第二版)
(3)Behzad.Razavi，UCLA，“Challenges in the design high-speed clock and data recovery circuits”
(4)SerDes interface参考设计_CDR设计,作者：yijingjing17

一.CDR基本原理

时钟数据恢复主要完成两个工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。时钟恢复主要是从接收到的 NRZ（非归零码）码中将嵌入在数据中的时钟信息提取出来。通常 CDR 是一个有振荡器的反馈环路，通过环路调节振荡时钟的相位来跟踪输入数据中的嵌入时钟。通过分析 NRZ 码的特征可以知道，在随机二进制数据的谱密度中，没有包含数据速率处的谱线，即没有时钟提取所需要的直接信息。为了找到时钟信息，一般采取的办法是边沿检测技术。为了确定最终的采样时钟相位，CDR 中还必须有相位误差检测电路。

通常 CDR 结构中包含一个锁相环（Phase Locked Loop，PLL）模块，用来调节恢复时钟的频率并补偿由于工艺或温度的变化而导致的频率变化。典型结构的PLL 的捕获范围是很小的，而且当输入数据是随机码的时候，更难获得捕获。因此大多数 CDR 电路中采用了称为“频率辅助捕获”的方法。这种方法是通过频率锁定环路，使得压控振荡器（Voltage-ControlledOscillator，VCO）的振荡频率向接收的数据速率方向变化，直到 VCO 输出振荡频率的误差达到所要求的某个范围内，才使 PLL 的相位锁定环路工作，完成相位的锁定和数据的重定时。频率辅助捕获可以通过外部参考时钟来实现，也可以不用外部参考时钟。如果有外部参考时钟，频率捕获可以通过一个有鉴频鉴相器（Phase Frequency Detector，PFD）的二阶 PLL 来实现。

二.鉴频器

使用三个触发器构成数字鉴频器用于将Din和VCO输出的CKi的频率捕获与跟踪。上图展示了鉴频器结构与传输特性。下图展示了(a)CK频率大于数据比特率与(b)CK频率小于数据比特率的频率捕获与输出波形。

三.鉴相器

鉴相器的功能使CK与Din的频率精确相等，相位保持特定关系，完成锁相功能。

1.Hogge鉴相器

(a)实现了Hogge鉴相器的基本功能，但输出的比例脉冲的时间平均和数据沿的密度有关，所以(b)中加入了一个对B的延迟作用的DFF，用于和B异或生成一个脉宽为CK/2的参考脉冲，最后用比例脉冲X的时间平均减去Y的时间平均作为输出。

2.Alexander鉴相器

图(b)用四个触发器实现三个边沿的采样，实现VCO的控制电压，如下图，分别检测了时钟迟和时钟早的锁相情况。

3.半速鉴相器

时钟的频率是数据比特率的一半，采用D锁存器构建半速鉴相器，同样产生比例脉冲，再通过参考脉冲实现VCO控制电压的产生。

四.CDR的结构——基于PLL

如图所示为无参考时钟的CDR 结构，由一个频率锁定环路和一个相位锁定环路组成，鉴频模块 FD（FrequencyDetector）来实现 VCO 输出时钟频率与输入数据 D(in)的比较。在 CDR 刚开始工作或者失锁时，FD 开始工作，并通过CP（Charge pump，电荷泵）和 LF（Low-pass Filter，低通滤波器）产生控制电压，使得VCO的振荡频率接近输入数据速率。一旦频率落在相位锁定环路捕获范围内，就由PD（PhaseDetector，鉴相器）的输出来控制VCO 的输出时钟相位锁定到输入数据相位上。

此外，还有基于延迟锁相环(DLL)，相位插值(PI)，注入锁定(IL)，过采样，FPGA同频多相时钟采样，基于数据延迟链结构的CDR，相关概念可参考SerDes interface参考设计_CDR设计,作者:yijingjing17。