计算机组成原理课设 不恢复余数的无符号阵列除法器

沈阳航空航天大学

课 程 设 计 报 告

课程设计名称：计算机组成原理课程设计

课程设计题目：不恢复余数的无符号数阵列除法器的设计

院(系)：计算机学院

专 业：网络工程

班 级：

学 号：

姓 名：吴子娇

指导教师：

完成日期：2011年1月14日

目 录

第1章 总体设计方案1

1.1 设计原理1

1.2设计思路2

1.3 设计环境3

第2章 详细设计方案5

2.1 顶层方案图的设计与实现5

2.1.1创建顶层图形设计文件5

2.1.2器件的选择与引脚锁定6

2.1.3编译、综合、适配7

2.2 功能模块的设计与实现7

2.3 仿真调试9

第3章 编程下载与硬件测试13

3.1 编程下载13

3.2 硬件测试及结果分析13

参考文献15

附录(电路原理图)16

第1章 总体设计方案

1.1 设计原理

和阵列乘法器非常相似采用大规模集成电路制造与早期的串行除法器相比阵列除法器不仅所需的控制线路少而且能提供令人满意的高速运算速度。如不恢复余数阵列除法器补码阵列除法器等等不恢复余数逻辑结构图逻辑结构图它有四个输出端和四个输入端。

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

其中不恢复余数不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中每一行所执行的操作究竟是加法还是减法取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时部分余数相对于被除数来说要改变符号。这时应该产生一个商位0”，除数首先沿对角线右移然后加到下一行的部分余数上。当部分余数不改变它的符号时即产生商位1”，下一行的操作应该是减法。由顶部一行和最右边的对角线上的垂直输入线来提供的沿对角线方向进入这个阵列当输入线＝0时作加法运算；当＝1时作减法运算。是用一个可控加法/减法()单元所组成的流水阵列来实现的。推广到一般情况一个位除n位的加减交替除法阵列由个单元组成其中两个操作数(被除数与除数)都是正的 = 0.X1X2X3X4X5X6X7X8，除数为Y=0.Y1Y2Y3Y4，商为C=0.C1C2C3C4，它的余数为S=0. 000S4S5S6S7S8, 阵列为8*4阵列。

单元之间的互联是用m=8,n＝4的阵列来表示的。被除数X是一个4位的小数：X=0. X1X2X3X4X5X6X7X8。它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数Y是一个4位的小数：Y=0. Y1Y2Y3 Y4。它沿对角线方向进入这个阵列。因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。商C是一个4位的小数：C = 0. C1C2C3C4。它在阵列的左边产生。余数?R是一个8位的小数：S = 0.000S4S5S6S7S8。它在阵列的最下一行产生。

最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线P置成“1”。减法是用2的补码运算来实现的，这时右端各CAS单元上的反馈线用作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行,我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号,因此,它将决定下一行的操作将进行加法还是减法。不恢复余数阵列除法器来说在进行运算时沿着每一行都有进位(或借位)传播,同时所有行在它们的进位链上都是串行连接。

.3 设计环境

硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。

EDA环境：Xilinx foundation f3.1设计软件。如图1.2，1.3所示：

图 1.2 Xilinx foundation f3.1设计平台

图 1.3 COP2000计算机组成原理集成调试软件

第2章 详细设计方案

2.1 顶层方案图的设计与实现

顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件

顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成， 由32个CAS模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。

图2.1 不恢复余数的无符号数阵列除法器的顶层设计图形文件结构

图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成,其中X1X2X3X4X5X6 X7X8为被除数，Y1Y2Y3 Y4为除数，P为加减控制端(1为