如何提高FPGA工作频率？影响FPGA运行速度的几大因素

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的办法，今天我想进一步分析该如何提高电路的工作频率。

我们先分析一下是什么影响了电路的工作频率。

我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock shew有关。在FPGA内部如果走长线的话，clock skew很小，基本可以忽略，在这里为了简单起见，我们只考虑信号的传播延时的因素。信号的传播延时包括寄存器的开关延时、走线延时、经过组合逻辑的延时（这样划分也许不是很准确，不过对分析问题来说应该是没问题的），要提高电路的工作频率，我们就要从这三个时延中做文章，使其尽可能小。

我们先看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。

1. 通过改变走线的方式减少时延。
我们通过综合器加适当的约束（不可贪心，一般以加5%裕量较为合适，比如电路工作在100MHz，则加约束到105MHz就可以了，贪心效果反而不好，且极大增加综合时间）可以将相关逻辑在布线时尽量步的靠近些，从而减少走线的时延。（注：约束的实现不完全是通过改进布局布线方式去提高工作频率，还有其他的改进措施）

2. 通过减少组合逻辑的方式减少时延
我们知道，目前大部分FPGA都是基于4输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。

我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入以及或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计算器计到14后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。

在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其他条件一起作为状态的跳变依据的话，必然会增加LUT的级联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，当计数到111011后产生各enable信号去触发状态跳变，这样就将组合逻辑减少了。

上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很难去切割组合逻辑的，在这些情况下我们又该怎么做呢？

状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来这一个模块的频率就可以跑得比较高了。

提高FPGA工作频率的本质，就是要减少寄存器到寄存器的时延，最有效的方法就是避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT级联的数量。我们可以通过加约束、流水、切割状态的方法提高工作频率。

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