电源、信号完整性与高速电路

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一、高速信号的定义

二、电源完整性

1、信号回流和跨分割

2、环路电感

1）线路板环路电感介绍 2）减小走线的环路电感

三、信号完整性与高速电路

1、线路板软件完整性分析与设计

1）Protell99SE完整性分析 2）DXP完整性分析 3）Candence完整性分析

2、阻抗匹配

3、地层规则

1）地线回路规则 2）用分割地层的方式以控制高频噪声的范围

3）适当的选择PCB与外壳的接地点(chassis ground) 4）地面积足够大

4、5-5原则

5、20H原则

6、3W/4W/10W原则(w：width)

7、重叠电源与地线层规则

8、1/4波长规则

四、与PCB相关的总结

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一、高速信号的定义

信号完整性可以分为狭义和广义，狭义信号完整性主要关注传输线上的信号质量，广义信号完整性则既包括了狭义信号完整性，也包含电源完整性以及电磁干扰等相关的内容。

从狭义上来说通常我们需要考虑信号完整性的信号，也就是常说的高速信号。因此在判断一个信号是否会遇到SI相关问题的时候，首先要确定这个信号算不算高速信号。

针对高速信号的定义，网上有多种不同的说法。比如：

频率大于50MHz的信号；

需要考虑趋肤效应带来的影响时的信号；

边沿时间小于100ps的信号；

上升时间小于6倍信号的传输延时。

这些说法都有一定的道理，相对而言最合理的应该是上升时间小于6倍信号传输延时。这里面信号的上升时间可以通过IBIS模型或是数据手册获取。通常信号的上升时间取电平幅度值从10%上升到90%的时间范围，在IBIS模型中给出的上升时间取的是电平幅度变化值的20~80%。

而传输延时则可以按照总长度除信号传播速度进行计算，传输速度简易近似值约为6mil/ps。

为此我们在这里设计了两个小实验，利用最常见的阻抗不匹配产生反射，并查看反射造成的影响来验证这条经验公式。

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实验1：同等的边沿时间，不同的传输距离

第一组实验中，信号的边沿时间都是100ps，传输长度分别是60mil和600mil，根据传输速度进行计算。当长度为60mil，传输延时是10ps，10(传输延时)*6<100(信号边沿时间)，因此不构成高速信号的条件。当长度为600mil，传输延时是100ps，100(传输延时)*6>100(信号边沿时间)，此时构成高速信号的条件。

分别放置A和B两个观测点，观测波形。可以明显的看到，当不用作为高速信号考虑的时候(波形A)，阻抗带来的影响没有表现出来。而满足高速信号的条件后，测试的阻抗问题会带来明显的影响(波形)。

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实验二:同等传输距离，不同的信号边沿时间

第二组实验我们将走线的长度同样调整为600mil(传输延时约100ps)，不同之处在于，作为对比的C和D两个信号的边沿上升时间分别为100ps与1000ps。同样根据我们的计算公式，对于C信号：100*6>100，满足高速信号的定义。对于D信号：100*6<1000，不满足高速信号的定义。

对于结果也是在预料之中，满足高速信号定义的，阻抗不匹配带来明显反射。不满足高速信号定义的，信号受到的影响很小。

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03、实验总结

当一个信号不满足高速信号的定义时，很多引起信号质量问题的因素都可以忽略。这也是为什么在早期的电路中没有信号完整性这个概念，早期的器件由于生产工艺等多种原因，决定了信号的边沿上升时间缓慢，达不到需要考虑传输线效应的地步。

而判断是否属于高速信号，使用的是边沿时间，而不是更为大家接受的频率。这是因为高频不一定等于高速，同样，低频信号也不能完全忽略它不会产生信号完整性的问题。比如一个30MHZ的信号，如果其上升沿非常陡峭，达到了我们关于高速信号的定义，一样需要注意其信号完整性的问题。

之所以一再强调边沿时间，是由于信号中的低频分量主要影响信号的幅度，而高频分量影响边沿。一个信号的边沿越陡峭，其含有的高频分量也就越多。简单说，边沿陡峭的信号，一定有较大的高频分量。

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二、电源完整性

1、信号回流和跨分割

对于一个电子信号来说，它需要寻找一条最低阻抗的电流回流到地的途径，所以如何处理这个信号回流就变得非常的关键。

1）辐射强度和回路面积成正比，就是说回流需要走的路径越长，形成的环越大，它对外辐射的干扰也越大，所以PCB布板的时候要尽可能减小电源回路和信号回路面积。

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2）对于一个高速信号来说，提供好的信号回流可以保证它的信号质量，这是因为PCB上传输线的特性阻抗一般是以地层(或电源层)为参考计算，若高速线附近有连续的地平面，这样这条线的阻抗就能保持连续，如果有段线附近无地参考，这样阻抗就会发生变化，不连续的阻抗从而影响信号的完整性。所以布线的时候要把高速线分配到靠近地平面的层，或者高速线旁边并行走一两条地线，起到屏蔽和就近提供回流的功能。

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3）为什么说布线的时候尽量不要跨电源分割，这也是因为信号跨越了不同电源层后，它的回流途径就会很长了，容易受到干扰。当然，不是严格要求不能跨越电源分割，对于低速的信号可以，因为产生的干扰相比信号可以不予关心。对于高速信号就要认真检查，尽量不要跨越，可以通过调整电源部分的走线。(针对多层板多个电源供应)

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2、环路电感

1）线路板环路电感介绍

先建立信号路径与返回路径的概念，见下图，信号的传输路径分为信号路径和返回路径，在高速信号走线以及BUCK开关回路中，信号层的下面往往有完整的参考平面，回流会自动选择阻抗最小的路径，因此此时的回流路径就是信号路径在参考平面的投影。

环路电感计算公式：

环路电感 = 信号路径自感 + 返回路径自感 - 信号、返回路径互感，这是一个非常重要的公式。

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2）减小走线的环路电感

从上面公式可以看出，减小环路电感的方法为减小信号路径和返回路径的自感，或者增加信号与返回路径之间的互感。

减小信号路径和返回路径自感的方法为缩短PCB走线，或者增加这段走线的线宽，其中缩短走线程度是最有效的手段，这就是走线需尽量短的重要原因之一，而增加线宽效果不是非常明显。

增加信号路径与返回路径互感的方法为选择介质厚度更薄的PCB叠层结构，让信号路径和返回路径距离更近，或者是保证完整的参考平面，尤其是避免跨分割的出现。

通常所说的减小环路面积，指的就是增加信号路径和返回路径的互感，这个环路面积是信号与参考层之间的路径，并不是信号自身的走线面积，这点我们不要搞混。

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三、信号完整性与高速电路

1、线路板软件完整性分析与设计

1）Protell99SE完整性分析

PCB设计环境中执行【Design】/【Rules】菜单命令，在弹出的设计规则设置对话框中，单击【Signal integrity】标签，切换到信号完整性分析规则设置对话框。

共有13个约束设置项，各约束项的约束范围基本上只有3种：“Whole Board”、“Net”和“Net Class”。

【Flight Time-Falling Edge】设置项：用于设置信号下降边沿的最大时间允许值。

【Flight Time-Rising Edge】设置项：用于设置信号上升边沿的最大时间允许值。

【Impedance Constraint】设置项：用于设置导体允许的最大电阻值和最小电阻值。

【Overshoot-Falling Edge】设置项：用于设置在信号下降沿上低于信号基值的阻尼振荡。

【Overshoot-Rising Edge】设置项：用于设置在信号的上升沿上高于信号上位值的阻尼振荡。

【Signal Basic Value】设置项：用于设置信号在低电平状态下的稳定电压值。

【Signal Stimulus】设置项：用于设置激励信号的类型、初始电平、起始时间、停止时间、周期等属性参数。

【Signal Top Value】设置项：用于设置信号在高电平状态下的稳定电压值。

【Slope-Falling Edge】设置项：用于设置信号从门槛电压（VT）下降到一个有效低电平（VIL）所经历的时间。

【Slope-Rising Edge】设置项：用于设置信号从门槛电压（VT）上升到一个有效高电平（VIH）所经历的时间。

【Supply Nets】设置项：用于设置电路板上供电网络的电压值。

【Undershoot-Falling Edge】设置项：用于设置在信号的下降沿上高于信号基值的阻尼振荡。

【Undershoot-Rising Edge】设置项：用于设置在信号的上升沿上低于信号上位值的阻尼振荡。

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2）DXP完整性分析

阻抗采用默认值。

单击：design/rules->弹出规则对话框，见下图：

选择tools/signal integrity->弹出一下对话框：

单击上图model assignnent配置完整性分析模型，就会弹出下面的对话框：

解释：

Not match：表示AD16程序没有找到该器件的完整性分析模型。需要人为指定。

Low confidence：程序自动为该器件指定了一个模型，但置信度很低。

Medium confidence：中级置信度。

High confidence：置信度很高。

Model found：该器件的模型已经找到。

User modifined: 用户修改了模型。

Model added：用户创建了模型。

修改期间完整性分析模型的步骤：双击上图中要修改模型器件的status部分->弹出下图：完整性分析模型修改对话框->在TAPE选项中选择器件的类型->在technology选项中选择驱动类型->也可以从外部文件导入与该器件相关联的IBIS模型->大家IMPORT IBIS-->选择从器件厂商哪里得到的IBIS模型即可->单击OK。单击上图左下角：update model schematic,将修改后的模型更新到原理图中。单击上图中右下角的analyze design标签->程序进入信号完整性分析->弹出：signal integrity分析网络状态表格：见下面第二图：

上面的网络完整性分析解释：status，最左的net：代表网络名称，作数第二：status，标明这个网络是否通过了完整性分析（failed：没有通过）、没有分析（not analyze）、分析通过（passed）。上表中的falling edge overshoot:代表脉冲下降沿过冲，falling edge undershoot:代表脉冲下降沿衰减。Rising edge overshoot:代表上升沿过冲。Rising edge undershoot：代表上升沿衰减。

详细文档移步：https://download.csdn.net/download/liht_1634/85077407。

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3）Candence完整性分析

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2、阻抗匹配

信号在传输线中，是一步一步向前走的，电磁场的建立也是需要一个过程的，信号不是一下子从发射端传播到接收端。

信号线与信号线、信号线与参考平面之间充满了分布电容与分布电感，或者说寄生电容与寄生电感。信号每向前传播一步都会遇到特定的电容参数与电感参数，这里我们引入两个新的变量：“单位长度电容C”与“单位长度电感L”
若一条传输线长度为Z，那么它的总电容就是Z*C，单位长度电容一般为几pF；
同理，如果一条传输线长度为Z，那么它的回路电感就是Z*L，单位长度电感一般为几nH。
信号每走一步都会遇到C和L，此时的阻抗定义为：

信号在传输线一步一步传播的过程中会遇到不同的Z，如果传输线做的非常均匀，那么阻抗Z就处处相等，我们成这个处处都相等的阻抗为特性阻抗：

我们通常所说的阻抗控制，就是为了让传输线尽量均匀，减小反射，控的就是特性阻抗。

由上面介绍可以知道，特性阻抗的概念是基于两个及以上的导体，因此需要有良好且完整的参考平面作为回流路径，我们要避免参考平面被割裂出现跨分割，这可能会导致阻抗不连续，出现反射。
这就好比是你在路面上骑车，路面越平，骑的就越快；如果路面有点小坑，就会很颠簸，速度就会降下来；所有对于高速信号，良好的阻抗控制至关重要。

阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。

也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些Terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。比如在线间串联一个30R电阻，可抑制反射。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

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3、地层规则

1）地线回路规则

（1）注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射，见上“2、环路电感”；
（2）环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小；

（3）在地平面分割时，要考虑地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；
（4）在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离；
（5）对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。

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2）用分割地层的方式以控制高频噪声的范围

如上图，将MCU的地与开入、开出等地通过一个0R电阻单点连接在一起。

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3）适当的选择PCB与外壳的接地点(chassis ground)

关于地参看“接地与浮地”。

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4）地面积足够大

布地线的时候，也不应布成闭合形式，而是布成树枝状较好，还有就是要尽可能增大地的面积。多层线路板可用一整个层作地，如下图。

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4、5-5原则

所谓的五五原则，其实是印制板层数选择规则，即时钟频率到5Mhz或脉冲上升时间小于5ns，则PCB板需采用多层板，这是一般的规则，有时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面作为一个完整的地平面层。

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5、20H原则

20H原则的主要目的是为了抑制电源辐射，我们都知道电场具有边缘效应，就像在电容边缘的电场是不均匀的，所以为了避免电源的边缘效应，电源层要相对地层内缩20H,不过一般按照经验值GND层相对板框内缩20mil，PWR层相对板框内缩60mil，也即是说，电源相对地内缩40mil。

对于移动式设备来说，在内缩的距离里面隔150mil放置一圈GND过孔。

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6、3W/4W/10W原则(W：Width)

3W/4W原则主要目的是抑制电磁辐射，放置距离太近发生串扰，故走线间尽量遵循3W原则，即线与线之间保持3倍线宽的距离，差分线GAP间距满足4W。如果线中心距不少于3倍线宽时，则可保持70%的线间电场不互相干扰，称为3W原则。如要达到98%的电场不互相干扰，可使用10W规则，一般在设计过程中因走线过密无法所有的信号线都满足3W的话，可只将敏感信号采用3W处理，比如时钟信号，复位信号。

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7、重叠电源与地线层规则

不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。

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8、1/4波长规则

1/4是指PCB的走线长度要小于这根线上信号波长的1/4，因为1/4的波长的走线就是一个非常好的发射天线。波长（λ）=光速/频率。
一般建议小于1/20λ才是最佳走线长度。
如100M频率的走线，波长为3m，1/4λ=75cm，走线长度最好不要超过1/20λ=15cm。

关于1/4波长线详见：https://zhuanlan.zhihu.com/p/453909841。

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四、与PCB相关的总结

1、每个贯穿孔在电路上增加约1～3nH电感。

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