输入端口中clk和fre分别代表相位累加器的时钟和频率字。变量phase代表相位累加器,每来一个时钟完成一次相位累加。相位累加器输出的高10位用作波形数据表的地址,由输出管脚add_pio输出。

2.2 显示电路

正弦信号产生器采用数码管来显示工作状态。为简化设计,显示电路包括4位数码管.

4个数码管电路设计为独立工作,它们各自接收需要显示的数据。准备显示的数据在可编程逻辑器件中进行译码,产生的显示代码被送到7段数码管实现数据的显示。由于3个数码管电路完全一样,下面给出其中一路的VHDL代码,该代码支持共阴极数码管的工作。修改代码中的显示代码,就可很方便地用于共阳极数码管。

设计一个共阴极7段数码管显示电路。其VHDL代码为:

library ieee;

use ieee.std_logic_1164.all;

entity 10702 is

port(data: in std_logic_vector(3 downto 0);

seven_seg:out std_logic_vector(6 downto 0));

end 10702;

architecture 10702 of 10702 is

begin

with data select

seven_seg<=”0111111”when”0000”,

”0000110”when”0001”,

”1011011”when”0010”,

”1001111”when”0011”,

”1100110”when”0100”,

”1101101”when”0101”,

”0111101”when”0110”,

”0000111”when”0111”,

”1111111”when”1000”,

”1101111”when”1001”,

”0000000”when others;

End 10702;

接收准备显示的一位数据,该数据采用8421BCD码。输入的8421BCD码译码以后通过可编程逻辑器件的输入/输出管脚送到数码管的输入管脚。输

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