在使用core generator的时候，最后输出core的文件有若干个，那这些文件，哪些是比较重要的？都有什么用途，下面个人做个简单介绍。
关于每个文件的具体含义，可以参阅core generator的帮助文档。

我想重要的文件有以下4个：分别是：VHD    VHO   XCO    EDN
帮助文档说：
VHD File

VHDL wrapper file, which is used to support VHDL functional simulation of a core. The VHD wrapper passes customized parameters to the generic core simulation model. For more information, see VHDL Design Flow (Standalone).
从上面这段话可以明白，VHD文件，也就是楼主说的代码文件，是用来做功能仿真的。

VHO File

VHDL template file. The components in this file can be used to instantiate a core. For more information, see VHDL Design Flow (Standalone)
而VHO文件，我们可以copy里面的代码到我们自己的代码中，只是小作修改。这里包含了元件的声明与例化，我们不必再自己去敲那些字母。

XCO File（这个和XAW文件很象，但是用core generator不会产生出来XAW文件。用Architecture Wizard IP才会产生XAW文件）
As an output file, the XCO file stores the project and core parameter settings used to generate a particular core. The CORE Generator generates an XCO file in the project directory for each IP core that it creates.
XCO文件里存储了工程（产生这个core的工程）以及core的参数设置。可以说这个文件包含了这个core的基本信息，也是最重要的信息。我们在综合的时候，这个文件是必须的。如果在ise中，在add source中假如的core文件就是这个.xco文件。没有这个文件，综合器就不能识别工程里例化的core。

EDN File

EDIF Implementation Netlist for a core. Describes how the core is to be implemented. Used as input to the Xilinx implementation tools.
EDN文件当然是一个网表文件。只有这个文件才能进行par。因此，这个文件是在进行par时必须的文件。综合的时候，不需要这个文件。

PS：顺便说下，在生成RAM的时候，如果涉及到初值，如果熟悉coe文件格式的话，完全可以自己写。如果不熟悉，也可以用core generator中的memory editor来产生。对于大容量，且每个存储单元数值都不一样且无规律的初值，写起来实在是个麻烦事情。

在帮助文档中，还有下面一段话，有助我们理解xilinx 的core generator：

The CORE Generator can configure the following types of IP for use in a Xilinx FPGA design:

• IP Cores

The CORE Generator creates parameterized versions of pre-defined "soft" IP optimized for Xilinx FPGAs. CORE Generator IP includes memories and FIFOs as well as digital signal processing (DSP), math, standard bus interface, standard logic, and networking functions.

• Architecture Wizard IP
  

The Xilinx Architecture Wizard configures FPGA architectural or "hard" features and modules, such as the digital clock managers (DCMs) in Virtex-II™ devices, the RocketIO Multi-Gigabit Transceivers (MGTs) in various device families, and the DSP48 slices in Virtex-4™ devices. The Architecture Wizard can easily create configurations that might otherwise require you to write a large set of constraints or HDL attributes.

• Fixed Netlist IP

Fixed netlist IP is already synthesized and netlisted. The "black box IP cores" delivered by AllianceCORE™ partners and other third-party IP providers are usually delivered as fixed netlist IP. Listings of IP cores offered by Xilinx and its AllianceCORE partners can be found in the Xilinx IP Center at http://www.xilinx.com/ipcenter.