logisim 快速加法器设计实验报告_八位加法器设计实验报告

实验四：

位加法器设计实验

实验目的：

熟悉利用

quartus

原理图输入方法设计简单组合

电路，掌握层次化设计方法。

实验原理：一个八位加法器可以由八个全加器构成，加法

器间的进位可以串行方式实现，即将低位加法器的进位输出

cout

与相邻的高位加法器的最低进位输入信号

cin

相接。

实验任务：完成半加器，全加器，八位加法器设计，使用

例化语句，

并将其设计成一个原件符号入库，

做好程序设计，

编译，程序仿真。

)编译成功的半加器程序：

module h_adder(a,b,so,co);

input a,b;

output so,co;

assign so=a^b;

assign co=a&b;

endmodule

)编译成功的全加器程序：

module f_adder(ain,bin,cin,cout,sum);

output cout,sum;input ain,bin,cin;

wire net1,net2,net3;

h_adder u1(ain,bin,net1,net2);

h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

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