SystemVerilog枚举型变量语法详解及应用举例

This section provides the examples to declare SystemVerilog enum of logic type, enum of bit type and enum of int type

枚舉值缺省為從0開始遞增的整數，用戶也可以可以指定自己的枚舉值
枚舉變量用於一些特定名稱的集合，如指令中的操作碼和狀態機中的狀態名

一、枚舉類型的子函數

1.1、SystemVerilog提供了一些可以遍歷枚舉類型的函數，如下圖：

No.	Functon	Description
1	first()	返回第一個枚舉常量
2	last()	返回會後個枚舉常量
3	next()	返回下一個枚舉常量
4	next(N)	返回以後第N個枚舉常量
5	prev()	返回前一個枚舉常量
6	prev(N)	返回以前第N個枚舉常量

1.2、遍歷枚舉變量

typedef enum {READ, BLUE, GREEN} color_e;color_e             color;
color = color.first;do begin$display("Colors  ::  Value of %0d/%0s= %0d", color, color.name());  color = color.next();end while(color != color.first());

二、logic類型的Enum應用舉例

module enum_datatype;//declarationenum logic [3:0] { red=0, green=1, blue=4, yellow, white=6, black=9 } Colors;initial beginColors = Colors.first;   //從第一個元素開始for(int i=0;i < 6;i++) begin$display("Colors  ::  Value of %0s is \t= %0d", Colors.name(), Colors);Colors = Colors.next;  //指向下一個元素endend
endmodule

Simulator output:

Colors :: Value of red is = 0
Colors :: Value of green is = 1
Colors :: Value of blue is = 4
Colors :: Value of yellow is = 5
Colors :: Value of white is = 6
Colors :: Value of black is = 9

三、Enum of bit type example

module enum_datatype;//declarationenum bit [3:0] { red=0, green=1, blue=4, yellow, white=6, black=9 } Colors;initial beginColors = Colors.first;for(int i=0;i < 6;i++) begin$display("Colors  ::  Value of %0s is \t= %0d",Colors.name(),Colors);Colors = Colors.next;endend
endmodule

Simulator output:

Colors :: Value of red is = 0
Colors :: Value of green is = 1
Colors :: Value of blue is = 4
Colors :: Value of yellow is = 5
Colors :: Value of white is = 6
Colors :: Value of black is = 9

四、Enum of int type example

module enum_datatype;//declarationenum int { red=0, green=1, blue=4, yellow, white=6, black=9 } Colors;initial beginColors = Colors.first;for(int i=0;i < 6;i++) begin$display("Colors  ::  Value of %0s is \t= %0d",Colors.name(),Colors);Colors = Colors.next;endend
endmodule

Simulator output:

Colors :: Value of red is = 0
Colors :: Value of green is = 1
Colors :: Value of blue is = 4
Colors :: Value of yellow is = 5
Colors :: Value of white is = 6
Colors :: Value of black is = 9

五、枚舉型（enum）變量的Cover

5.1、定義如下枚舉類型變量

typedef  enum {INIT, DECODER, IDLE}  fsm_states_e;fsm_states_e    p_states;
fsm_states_e    n_states;

5.2、Covergroup定義

covergroup p_states_group with function sample(my_trans tr);options.pre_instance = 1;options.auto_bin_max = 30;p_fsm : coverpoint(tr.p_states) {} endgroup : p_states_group

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[SV]SystemVerilog枚举型变量语法详解及应用举例

SystemVerilog枚举型变量语法详解及应用举例

一、枚舉類型的子函數

1.1、SystemVerilog提供了一些可以遍歷枚舉類型的函數，如下圖：

1.2、遍歷枚舉變量

二、logic類型的Enum應用舉例

三、Enum of bit type example

四、Enum of int type example

五、枚舉型（enum）變量的Cover

5.1、定義如下枚舉類型變量

5.2、Covergroup定義

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