选题二——智力抢答器的课程设计

一，实验内容，要求及目的

二，实验代码
1，module alldesign(reset,clock,din1,din2,din3,din4,clear,beep,number,cnt);
input reset,clock;
input din1,din2,din3,din4,clear;
output beep;
output [7:0] number,cnt;

wire clklk;
wire clklhz;
wire start;

clkdiv iunit1(reset,clock,clklhz);
qiangda iunit2(clock,din1,din2,din3,din4,clear,number,start);
daojishi iunit3(reset,clock/clklhz/,start,beep,cnt);
endmodule

2，module clkdiv(reset,clock,clklhz);
input reset,clock;
output clklhz;
reg clklhz;
reg[24:0] countl;
always@(posedge clock or posedge reset)
begin
if(reset)
countl<=0;
else if(countl==25’d25000000)
begin
clklhz<=~clklhz;
countl<=0;
end
else
countl<=countl+1;
end
endmodule

3，module qiangda(clock,din1,din2,din3,din4,clear,number,start);
input clock,clear;
input din1,din2,din3,din4;
output [7:0] number;
output start;
reg [7:0] number;
reg start;
reg block;

always@(posedge clock)
begin
if(!clear)
begin
block=0;
number=8’hff;
start=0;
end
else
begin
if(!din1)
begin
if(!block)
begin
number<=8’hf9;
block=1;
start=1;
end
end
else if(!din2)
begin
if(!block)
begin
number<=8’hb4;
block=1;
start=1;
end
end
else if(!din3)
begin
if(!block)
begin
number<=8’hb0;
block=1;
start=1;
end
end
else if(!din4)
begin
if(!block)
begin
number<=8’h99;
block=1;
start=1;
end
end
end
end
endmodule

4，module daojishi(reset,clklhz,start,beep,cnt);
input reset,clklhz;
input start;
output beep;
output [7:0] cnt;
reg [5:0]data;
reg [4:0]count;
reg [7:0]cnt;
reg beep;
reg state;
always@(posedge clklhz or posedge reset or posedge start)
begin
if(reset)
count<=5’d30;
else if(start)
begin
if(count5’d0)
count<=5’d0;
else
count<=count-1;
end
else
count<=count;
end
always@(count)
if(count5’d0)
beep=1;
else
beep=0;
always@(count)
if(count>=5’d10)
data=8’hff;
else if(count>=0 && count<=9)
data=count;
else
data=8’hff;
always@(data)
begin
case(data)
6’b000000:cnt=8’b1100_0000;
6’b000001:cnt=8’b1111_1001;
6’b000010:cnt=8’b1010_0100;
6’b000011:cnt=8’b1011_0000;
6’b000100:cnt=8’b1001_1001;
6’b000101:cnt=8’b1001_0010;
6’b000110:cnt=8’b1000_0010;
6’b000111:cnt=8’b1111_1000;
6’b001000:cnt=8’b1000_0000;
6’b001001:cnt=8’b1001_0000;
default:cnt=8’b1111_1111;
endcase
end
endmodule

5，测试代码
module tbdq;
reg reset,clock;
reg din1,din2,din3,din4,clear;
wire beep;
wire [7:0] number,cnt;
initial
begin
reset=0;
clock=0;
clear=1;
#10 reset=1;clear=0;
#10 reset=0;clear=1;
#20 din1=1;din2=0;din3=1;din4=1;
@(posedge beep);
#20 clear=0;
#20 $stop;
end
always #5 clock=~clock;
alldesign iu(reset,clock,din1,din2,din3,din4,clear,beep,number,cnt);
endmodule

三，实验过程及截图
1.打开modelsim软件
2.选择文件file,新建new,工程project，如图

会弹出以下对话框，选择“是”，如图

3.接着会弹出这个对话框，命名为“work”,点击“OK”，如图
紧接着会有一个对话框，点击“是”，如图

4.选择创造一个新文件（Create New File）把文件名输入到对话框中,选择仿真途径为Verilog，点击“OK”，关闭对话框，如图

5.双击文件，输入代码，输入代码之后，把记事本的代码保存，以便查看修改，如图

6.保存代码后，开始进行编译，看代码是否错误，点击菜单栏中的编译按钮“compile”,如图

7.编译后，如果代码正确，左下角就会出现绿色的提示；反之，就会是红色的警告，接着就开始仿真，点击菜单栏中的仿真按钮“simulate”

8.点击仿真后，会出现如下对话框，找到创建的文件work,选择要编译的测试文件,点击OK，如图

9.编译成功后，选择测试文件，点击右键，选择添加波形Add Wave，如图

10.点击Run -ALL开始显示出波形图，可以放大以便于观察，如图

11.实验截图

四，实验视频
链接：https://www.bilibili.com/video/BV1Ry4y1T7KV?share_source=copy_web
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