怎样理解Verilog中的assign？
wire a, b, y; assign y = a & b;
综合结果图：
当对一组信号进行assign，就需要放到generate中，并用for语句包起来，并且注意，在Synopsys DC中, 每个for 都要配上begin end。示例：
input wire [QUANT*BITWID-1:0] predecessor_vertex_i;
wire [BITWID-1:0] predecessor[0:QUANT-1];
genvar j;
generatefor (j=0; j<QUANT; j=j+1)begin: vector2arrayassign predecessor_vertex[j][BITWID-1:0]= predecessor_vertex_i[BITWID*(j+1)-1:BITWID*j];endendgenerate
转自：https://www.zhihu.com/question/24208772
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