verilog中的generate
一、generate介绍
在设计中，很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句，如果在参数量很大的的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了generate语句。
generate生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作 时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：模块、用户定义原语、门级语句、连续赋值语句、initial和always块。
二、generate的基本概念及语法
generate语句的最主要功能就是对module、reg、assign、always、task等语句或者模块进行复制。
generate语句有generate_for、generate_if、generate_case三种语句。
1、generate_for语句
（1）、必须使用genvar声明一个正整数变量，用作for循环的判断。（genvar是generate语句中的一种变量类型，用在generate_for中声明正整数变量，放在generate内外都可以。）
（2）、需要复制的语句必须写到begin_end语句里面。就算只有一句！！！！！！
（3）、begin_end需要有一个类似于模块名的名字。
例1：assign语句实现
module test(bin,gray);parameter SIZE=8;output [SIZE-1:0] bin;input [SIZE-1:0] gray;genvar i; //genvar i;也可以定义到generate语句里面generatefor(i=0;i<SIZE;i=i+1)begin:bitassign bin[i]=^gray[SIZE-1:i];endendgenerate
endmodule
等同于下面语句
assign bin[0]=^gray[SIZE-1:0];
assign bin[1]=^gray[SIZE-1:1];
assign bin[2]=^gray[SIZE-1:2];
assign bin[3]=^gray[SIZE-1:3];
assign bin[4]=^gray[SIZE-1:4];
assign bin[5]=^gray[SIZE-1:5];
assign bin[6]=^gray[SIZE-1:6];
assign bin[7]=^gray[SIZE-1:7];
2、generate_if语句
generate_for用于复制模块，而generate_if则是根据模块的参数（必须是常量）作为条件判断，来产生满足条件的电路。相当于判断语句。
module generate_if(input t0 ,input t1 ,input t2 ,output d
);localparam S = 6; //定义模块所需参数,用于判断产生电路generate if(S < 7) assign d = t0 | t1 | t2;elseassign d = t0 & t1 & t2;
endgenerateendmodule
3、generate_case语句
generate_case其实跟generate_if一样，都是根据参数（都必须为常量）作为判断条件，来产生满足条件的电路，不同于使用了case语法而已。
module generate_case(input t0 ,input t1 ,input t2 ,output d
);localparam S = 8; //定义模块所需参数,用于判断产生电路generate case(S)0:assign d = t0 | t1 | t2;1:assign d = t0 & t1 & t2;default:assign d = t0 & t1 | t2;endcase
endgenerateendmodule
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