verilog幂次方_2的幂次方均值滤波的FPGA实现
2
的幂次方点均值滤波
模块
CHNL_DA
TA_A
VERAGE
主要实现对
AD
采集数据的均值滤波，该模块目前支持
最大滤波点数为
128
，原则上可以无限大，主要取决于模块中用于缓存先前采样点的
RAM
的深度，目前
RAM
深度为
128
。为方便计，以下以
4
点求平均说明一下模块的数据操作。
每次求平均的
4
个点都是当前采样点与该采样点之前的
3
个点求和后再平均，因此第
一个平均值的输出是在第
4
个采样点到来时，
会延迟
3
个采样点的时间，
以后每采集到一个
采样点，就会输出一个均值计算后的结果。
该模块设计时采用状态机方法，分为
3
个状态，空闲态
(IDLE)
、数据预缓存态
(SAMPLE_PRE_SA
VE)
和数据刷新态
(SAMPLE_FRESH)
。
在空闲态，判断需要求平均的数据点数，即
samples_need_aver
大小，该值为
2
的
samples_need_aver_log
次方。如果该值大于
1
，则进行状态跳转，进行数据预缓存及刷新等
一系列操作。
数据预缓存态，该状态主要先缓存
samples_need_aver
–
1
个采样点，并且对这
samples_need_aver – 1
个采样点进行累加。
采样脉冲用于从数据一级缓存
FIFO
中读取数据，
采样脉冲来临，
产生
spchange_fifo_rd_datavld
信号，
该信号产生
RAM
写使能信号，
RAM
写
使
能
信
号
促
使
RAM
写
地
址
加
1
，
写
数
据
为
spchange_fifo_rd_data
。
同
时
，
spchange_fifo_rd_datavld
下将
spchange_fifo_rd_data
符号位扩展将其扩展为
32bit
后赋给有
符号加法器的操作数
a
，并将此时有符号加法器的结果赋给操作数
b
，以实现累加。仿真结
果见图
1~
图
3
。注意在这个过程中，减法操作没有进行，故其两个操作数均为
0
。且在第
3
个采样点到来并写入到
RAM
的地址
2
后，状态机跳转到下一个状态，即数据刷新态，等待
下一个采样点的到来以开始连续的求平均过程。
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