文章目录

基本示例
- CLB 空工程
- 示例7 状态机
- 示例8 外部与门
- 示例9 计时器
- 示例10 两种状态的计时器
- 示例11 中断标记
- 示例12 输出交集
- 示例13 PUSH-PULL接口
- 示例14 Multi-Tile
- 示例15 Tile to Tile 延迟
示例1 组合逻辑
示例2 GPIO输入滤波器
示例3 PWM生成
示例4 PWM死区保护
示例5 事件窗口
示例6 信号生成和检查
示例17 生成单脉冲PWM
参考文献

截止本文撰写时，TI共为280049C的CLB模块提供了17个例程，位置在C:\ti\c2000\C2000Ware_3_01_00_00\driverlib\f28004x\examples\clb
介绍它们的文档为[1]。
有些例程较为简单，有些则实现了复杂的功能。本文对每个示例的描述做了翻译，对于基本示例，翻译是完整的；对于其他示例，本文仅提供简单概括，具体内容请参考[1]。

基本示例

CLB 空工程

这个例子是一个空的CLB项目，包含生成“.OUT”目标二进制文件、模拟“.VCD”和HTML框图的后处理步骤。

示例7 状态机

[2][3]描述了如何使用CLB一步步地设计应用程序。此示例使用了CLB tile中的所有子模块来实现完整的系统。

示例8 外部与门

在本例中，来自两个gpio的外部信号通过输入X-BAR和CLB X-BAR传递到CLB TILE。在CLB模块内，这两个信号相与，然后使用输出X-BAR将与门的输出导出到GPIO。

示例9 计时器

在本例中，COUNTER模块用于创建定时事件。显示了GP寄存器的使用。通过设置/清除GP寄存器中的位，定时器被启动、停止或改变方向。计时器事件（1时钟周期）的输出导出到GPIO。使用HLC模块从计时器事件生成中断。在CLB ISR内切换GPIO状态。间接CLB寄存器访问用于更新计时器的事件匹配值和活动计数器寄存器以修改计时器的频率。

示例10 两种状态的计时器

在本例中，计时器的设置与前一个示例相同。区别在于使用FSM子模块切换CLB的输出，然后将其导出到GPIO。FSM模块充当一个单位内存块。中断的设置格式与前面的示例相同。通过比较CLB的输出和ISR中切换的GPIO，可以观察CLB的中断延迟。

示例11 中断标记

在本例中，计时器设置为两个不同的匹配值。HLC子模块使用这两个事件来生成中断。中断TAG用于区分由CLB计数器的match1事件和CLB计数器的match2事件产生的中断。

示例12 输出交集

在本例中，CLB模块的设置与外部与门示例相同。但是，不是使用输出X-BAR将输出导出到GPIO，而是通过替换ePWM1的输出将输出导出到GPIO。这是通过将GPIO配置为EPWM1A，然后启用输出取交集来完成的。

示例13 PUSH-PULL接口

在本例中，显示了PUSH-PULL接口的使用。使用多个计数器子模块、HLC子模块、FSM子模块和OUTLUT子模块。PUSH-PULL接口与GP寄存器一起使用，以更新计数器子模块的事件频率。

示例14 Multi-Tile

在本例中，CLB tile的输出传递给另一个CLB tile的输入。然后，第二个CLB tile的输出被导出到GPIO，显示两个CLB tile如何串联使用。

示例15 Tile to Tile 延迟

在本例中，GPIO的输出通过输入XBAR和CLB XBAR进入CLB tile。信号由tile转发到下一个tile。这次信号只通过CLB XBAR而不是输入XBAR。这样做是为了表明，当信号从一个tile传递到另一个tile时，延迟被添加，并且延迟没有被characterized。用户应始终避免在tile之间传递具有计时要求的信号。CLB内的计数器模块将按周期计算延迟量。

示例1 组合逻辑

本例的目的是防止在一个PWM对上同时产生高或低输出。PWM模块1和2被配置成基于固定频率递增计数模式生成相同的波形。

示例2 GPIO输入滤波器

此示例演示如何使用有限状态机（FSM）和计数器来实现简单的“故障”滤波器，例如，该滤波器可以应用于传入的GPIO信号以消除不需要的短脉冲。

示例3 PWM生成

此示例将CLB tile配置为辅助PWM生成器。示例使用组合逻辑（lut）、状态机（FSMs）、计数器和高级控制器（HLC）来演示使用CLB的输出PWM的能力

示例4 PWM死区保护

本示例扩展了示例1的特征，以确保高有效互补PWM配置始终以最小死区值运行，而不管生成的PWM模块是如何配置的。示例说明了四个单独的PWM tile的配置，以在四个PWM模块上实现PWM死区保护。

示例5 事件窗口

此示例使用CLB的计数器、FSM和HLC子模块来实现事件计时功能，该功能检测中断服务例程是否需要过长时间来响应中断。

示例6 信号生成和检查

本例使用CLB1生成矩形波，CLB2检查CLB1生成的矩形波是否超过定义的占空比和周期限制。

示例17 生成单脉冲PWM

此示例演示如何将CLB tile配置为单脉冲PWM发生器。该示例使用组合逻辑（lut）、状态机（FSMs）、计数器和HLC来演示在接收外部/软件触发器时的单脉冲PWM生成能力。

参考文献

CLB Tool User’s Guide
Designing With the C2000™ Configurable Logic Block (CLB)
使用 C2000™可配置逻辑块 (CLB) 进行设计
如何将 FPGA/CPLD 中的自定义逻辑迁移至 C2000™微控制器

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