大华-快时钟域到慢时钟域
//快时钟域到慢时钟域module async_data(input clk_a,input clk_b,input rst_n, input data_valid,input [7:0] data,output valid_out,output data_out
);//时钟域areg valid_temp;reg data_valid_reg;reg sync_reg;reg [7:0] data_reg;always@(posedge clk_a) data_valid_reg <= data_valid;// 将data_valid信号延长一拍always@(posedge clk_a, negedge rst_n) begin if(rst_n) valid_temp <= 1'b0;else if(data_valid)valid_temp <= 1'b1;else if(data_valid_reg)valid_temp <= 1'b0;end// b时钟域always@(posedge clk_b, negedge rst_n) begin if(rst_n) begin sync_reg <= 1'b0;endbegin sync_reg <= valid_temp;endend//valid输出,采上升沿assign valid_out = valid_temp & (~sync_reg);//data输出always@(posedge clk_a, negedge rst_n) beginif(rst_n) data_reg <= 8'd0;elsedata_reg <= data;always@(posedge clk_b, negedge rst_n) beginif(rst_n) data_out <= 8'd0;else if(valid_out)data_out <= data_reg;endmodule
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