宏晶微电子笔试题凉经

今天参加了宏晶微电子的线下笔试，虽然考的不算难，但是，自己脑子里全是VHDL，Verilog忘得差不多一干二净了，怎么办呢？脑子疯狂的转，但是已经无力回天了，所以机会都是给有准备的人的，这句话现在才切切实实的感受到，结果就不说了。不过呢，为了避免自己之后再次笔试时脑子因为记得东西过多而混乱，打算将记得的都记录下来。
一共是6个题，直接上大题。
** 一、格雷码转换；数字电路采用格雷码的优点。
1、格雷码的特点是任意两组bai相邻之间只有一位不同，其余各位都相同，而且0和最大数（2的N次方减一）对应的两组格雷码之间也只有一位不同。
2、格雷码是一种循环码，它的特性使它在形成和传输过程中引起的误差较小。如计数电路按格雷码计数时，电路每次状态更新只有一位代码变化，从而减少了计数错误。
** 二、建立时间和保持时间概念；二者对输出的影响。
1、建立时间（Tsu：set up TIme）是指在时钟沿到来之前数据从不稳定到稳定所需的最小时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；
2、保持时间（Th：hold TIme）是指时钟上升沿来临之后数据需要保持稳定的最小时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。
** 三、用verilog语言编写二选一多路选择器（好像是实现四个功能（与门、与非门、或非门、非门））。
四、卡诺图化简并判断竞争险象；竞争险象概念。
竞争(Competition): 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生暂时性的或永久性错误输出的竞争现象称为临界竞争。
冒险(risk)：信号在器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在冒险。
** 五、阻塞赋值、非阻塞赋值的比较（后面两个忘了）
六、n个数中隔A（常数）个数依次选出一位数，直至剩余3位数，将选出的数顺序输出。（任意编程方法）（后面两个忘了）

给自己许个愿吧，下次的笔试面试会顺利通过，稳稳拿到offer！

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