A：您好，1、基本要求：能利用现有的硬件系统设计一个至少能显示分、秒的控制电路。分和秒均用两位数码管指示，并具有调时、复位功能；

2、扩展要求：能同时显示小时(两位数码管)并能调节小时功能；具有闹钟*功能。

3、设计方法：采用模块化描述方法，可分为分频模块、调时控制模块、数码显示模块、复位等模块，每个模块既可以编辑成*的HDL文件或GDF文件，也可以作为HDL程序中的一个进程模块，最后进行系统*加以验证，在此基础上*到硬件上进行现场测试。

4、输入、输出端口描述：输入信号——时钟信号clk、复位信号clr、时间设置键set、时间上调键tup、时间下调键tdown；输出信号——扫描式七段数码管段选输出端led[7..0]、位选输出端ctrlbit[3..0]。

设计原理

计数时钟由模为60的秒计数器模块、模为60的分计数模块、模为24的小时计数器模块、指示灯与报*器的模块、分/小时设定模块及输出显示模块等组成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块的进位输出为小时计数器模块的进位输入。其中秒计数器模块中应有分钟的设定，分计数器模块中应有小时的设定。

内容

设计一个计数时钟，使其具有24小时计数功能。通过“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意引线插孔可设置小时和分钟的值，并具有整点报时的功能。

电路原理图

模块说明：计数时钟由60秒计数器模块XSECOND、60分计数器模块XMINUTE、24小时计数器模块XHOUR等六个模块构成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块中有小时的设定。通过SW1、SW2、SW3、SW4可设定小时和分钟的值，并具有整点报时的功能。

输入信号：SETMIN为分钟设置信号；SETHOUR为小时设置信号；RESET为全局复位信号；CLK为全局时钟信号；CKDSP为数码管动态扫描信号。

输出信号：SPEAK为蜂鸣器报时信号；LAMP[2..0]为指示灯信号；A~G为数码管七个段位信号；SS[2..0]为数码管段位译码控制信号。

说明与电路连线

指示灯信号LAMP2~LAMP0为*扩展*板上CPLD器件的第11、10、9脚，内部已连接并已锁定，无需外接连线。

蜂鸣器报时信号SPEAK为*扩展*板CPLD器件的第31脚，内部已连接并已锁定，无需外接连线。

拨码开关SW1~SW7内部已连接并已锁定，无需外接连线。

数码管七个段位信号A~G为*扩展*板上CPLD器件的第86、87、88、89、90、92、93脚，应接数码管段位引线接线组KPL_AH，从左到右依次对应的A、B、C、D、E、F、G引线插孔。

数码管段位译码控制信号SS0、SS1、SS2为*扩展*板上CPLD器件的第68、69、70脚，为数码管的位选扫描信号，分别接信号接线组DS1-8A(T)的SS0、SS1、SS2引线插孔(即在电源引线插孔组GND孔处)。

复位信号RESET为*扩展*板上CPLD器件的第71脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。

小时设置信号SETHOUR为*扩展*板CPLD器件的第73脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。

分钟设置信号SETMIN为*扩展*板上CPLD器件的第74脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。

时钟信号CLK为*扩展*板上CPLD器件的183脚(即GCLK2)，应接时钟信号接线组“CLOCK(T)”的“FRQ(21)”引线插孔。

数码管动态扫描信号CKDSP为*扩展*板上CPLD器件的79脚(即GCLK1)，应接时钟信号接线组“CLOCK(T)”的“FRQ(11)”引线插孔。

参考源程序

library   IEEE;

use   IEEE.std_logic_1164.all;

use   ieee.std_logic_unsigned.all;

use   ieee.std_logic_arith.all;

entity   xsecond   is

port   (

clk:   in   STD_LOGIC;

clkset:   in   STD_LOGIC;

setmin:   in   STD_LOGIC;

reset:   in   STD_LOGIC;

secout:   out   STD_LOGIC_VECTOR   (6   downto   0);

enmin:   out   STD_LOGIC

);

end   xsecond;

architecture   xsecond_arch   of   xsecond   is

signal   sec   :   std_logic_vector(6   downto   0);

signal   emin   :   std_logic;

signal   sec1   :   std_logic;

begin

--

process(reset,sec,emin,setmin,clkset)

begin

if   reset=‘0‘   then

enmin