源代码

module Flowing_LED(input clk_in,input reset,input[1:0] SW,output reg[7:0] LED
);
wire clk_out;
reg[1:0] last_SW;
Fdiv fdiv(reset,clk_in,clk_out);always@(posedge reset or posedge clk_out)if(reset)LED <= 8'b0;else if(SW != last_SW | LED == 8'b0)begincase(SW)2'b00: LED = 8'b10000000;2'b01: LED = 8'b00000001;2'b10: LED = 8'b00011000;2'b11: LED = 8'b10000001;endcaselast_SW <= SW;endelsebegincase(SW)2'b00:LED[7:0] <= {LED[0],LED[7:1]};  2'b01:LED[7:0] <= {LED[6:0],LED[7]};2'b10: begin LED[7:4] <= {LED[6:4],LED[7]}; LED[3:0] <= {LED[0],LED[3:1]}; end2'b11: begin LED[7:4] <= {LED[4],LED[7:5]}; LED[3:0] <= {LED[2:0],LED[3]}; endendcaseendendmodulemodule Fdiv(input reset,input clk_in,output reg clk_out
);
reg[31:0] counter;always@(posedge reset or posedge clk_in)beginif(reset)begincounter <= 32'b0;clk_out <= 1'b0;endelse if(counter ==  32'd50000000)beginclk_out <= ~clk_out;counter <= 32'd0;endelsecounter <= counter + 1'b1;end
endmodule

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