Vivado中FIFO遇到【Common17-55】警告总结

在使用Vivado进行开发的时候，有时候使用fifo会报如下严重警告[Common17-55] 'get_property' expects at least one object [ “k7_srio_prj.srcs/sources_1 /ip/fifo_generator_0 /fifo_generator_0 /fifo_generator_ 0_clocks. xdc ": 64 ] ，由于能继续向下进行生成bit文件，所以没有太注意，今天调试工程的时候又遇到该问题，随决定花些时间解决下。

根据警告提示查看xdc文件，发下如下两行代码如下：

set wr_clock         [get_clocks -of_objects [get_ports wr_clk]]
set rd_clock         [get_clocks -of_objects [get_ports rd_clk]]

在Xilinx官网上AR# 63960给出了答案，get_clocks-of_objects <pin/port/net>用于获得时钟名称，如果不在该xdc应用前定义fifo中wr_clk、rd_clk管脚的时钟名称，就会报出如上严重警告。通过tcl命令report_compile_order-constraints可以获得工程中调用xdc文件的顺序。fifo_generator_0_clocks.xdc在工程主k7_srio_top.xdc文件之后进行调用，而在k7_srio_top.xdc文件并未对fifo使用的时钟进行命名，所以就会出现严重警告。

在k7_srio_top.xdc文件加入如下语句，用于创建fifo rd_clk wr_clk时钟名称，既可以解决该问题，加入如下代码：

create_clock -period 104166.000 -nameuart_tx_clk -waveform {0.000 52083.000} -add [get_pinsuart_rx_tx_module/uart_clk_generate/uart_tx_clk_reg/Q]
create_clock -period 13020.000 -nameuart_rx_clk -waveform {0.000 6510.000} -add [get_pinsuart_rx_tx_module/uart_clk_generate/uart_rx_clk_reg/Q]
set_clock_groups -asynchronous -groupclk_out2_clk_wiz_0 -group uart_rx_clk
set_clock_groups -asynchronous -group clk_out2_clk_wiz_0 -group uart_tx_clk

如有问题需要讨论，微信 open_chengzhen qq 123186738

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