前言

Makefile文件的编写规则及内容

第一个最简单的 Makefile 文件举例

test: main.c sub.c sub.hgcc -o test main.c sub.c sub.h

如上述代码所示，生成的可执行文件（目标）test依赖于三个文件，分别是main.c、sub.c、sub.h ，这是第一行代码的含义。第二行代码（开头要敲Tab键）的含义就是，执行这句编译代码。

Makefile文件通过判断三个依赖是否有改动，用来判断第二行编译代码是否要重新运行一次。判断依赖是否有改动主要是对文件的时间和当前目标test的生成时间做对比。

缺点：这种Makefile文件的编写缺点就是“牵一发而动全身”，比如我们修改了其中的任一项.c依赖文件，那么都会导致 gcc 这句代码的执行，导致其他没有被修改的依赖文件再次重新被编译，这就导致了执行效率很低。

注意：-o 表示链接的意思。

第二个Makefile示例

针对于上面提到的缺点，我们可以将目标test的生成进行细分。一个可执行文件的生成，首先是将.c文件编译成可链接的.o文件，然后最后将.o文件进行链接，生成可执行程序。所以Makefile文件也可以这么写(分开编译，统一链接)：

代码如下（示例）：

test : main.o sub.ogcc -o test main.o sub.omain.o : main.cgcc -c -o main.o main.csub.o : sub.cgcc -c -o sub.o sub.cclean :rm *.o -f

注意： gcc -c 表示只编译，不链接。

第三个Makefile示例

如果我们的依赖文件有很多，总不能每个依赖文件都单独去写各自对应生成的链接文件吧。
所以最好有个公式类比统一一下。
代码如下（示例）：

test : main.o sub.ogcc -o test main.o sub.o%.o : %.cgcc -c -o $@ $<clean:rm *.o -f

注意：gcc -c -o $@ $< 表示第一个依赖，
gcc -c -o $@ $^ 表示所有依赖;
$@ 表示目标， $^ / $<表示依赖。

第三个Makefile示例是第二个Makefile示例的简略版，采用固定的规则；但是这两个有一个共同的缺点，就是无法体现出头文件.h的关系/作用。

第四个Makefile示例

针对于第二、三示例中出现的问题，如果一旦某个.c依赖文件依赖于某个头文件，则Makefile文件修改如下：
代码如下（示例）：

test : main.o sub.ogcc -o test main.o sub.o%.o : %.cgcc -c -o $@ $<sub.o : sub.hclean:rm *.o -f

仅仅手工加入一句 sub.o : sub.h 表明sub.o这个链接文件依赖于sub.h文件，即可。但是我们总不能去查每一个.c依赖文件去判断包含了哪些头文件，然后手工添加，这并不是程序员的风格。

第五个Makefile示例

代码如下（示例）：

objs := main.o sub.otest : $(objs)gcc -o test $^
#判断依赖文件是否存在
dep_files := $(foreach f, $(objs), .$(f).d)
dep_files := (wildcard,$(dep_files))#如果存在，将依赖文件包含进来
ifneq($(dep_files),)include $(dep_files)
endif
%.o : %.cgcc -Wp,-MD, .$@.d -c -o $@ $<
clean:rm *.o -f
disclean:
rm $(dep_files) *.o -f

缺点：不支持子目录下的某个文件！

总结

后期将会书写一个通用的Makefile文件模板供大家参考，今天先写到这里，时间紧促，如有错误欢迎指出，谢谢大家！

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