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促销活动 [本书] 参加机械工业出版社华章公司满58元赠书活动 本书详细介绍了在一个芯片上设计复杂和高性能cmos系统的现代化技术。作者结合理论和实践的经验，解释了芯片设计的现代化操作，包括时钟、闭锁、动态电路、接插件工程、spice和模拟。本书充分反映了近十年中集成电路设计方面的巨大进展。与前两版相比，本版增添了更多的内容，包括装置、接插件和时钟的最新资料，介绍了设计图表和简单cmos电路布局，更新了非理想晶体管行为和设计意图的讨论，扩展介绍了接插件等。
本书适合作为高等院校相关专业本科生的教材。
本书特点：
■ 提供高性能cmos电路设计的权威性论述。
■ 单一的rc延迟模型和逻辑成果的综合，作为讨论快速电路和估计延迟的手段。
■ 更关注功率和泄漏。
■ 介绍spice模拟和处理特性。
■ 介绍高性能domino电路和电路缺陷。
■ 详细介绍时钟和闭锁技术。
■ 统一论述高性能cmos加法器比较技术。
■ 包含现代处理技术的实例。
■ 从实用的角度介绍verilog和vhdl。
尼尔h．e．威斯特 子澳大利亚阿德雷德大学获得博士学位。目前是nhew r&d pty有限公司的董事，同时还是麦考瑞大学和阿德雷德大学的客座教授。他的研究领域包括无线技术、片上系统、模拟、rf和数字ic设计等。
大卫·哈里斯 于1994年在麻省理工学院获得工程硕士学位，1999年在斯坦福大学获得博士学位。目前是harveymudd学院工程系副教授。他拥有7项专利，并曾为sun microsystems公司、intel公司、hp公司和evans & sutherland公司设计芯片。他的研究领域包括高速cmos vlsi设计.. << 查看详细
chapter 1 introduction
1.1 a brief history
1.2 book summary
1.3 mos transistors
1.4 cmos logic
1.4.1 the inverter 10
1.4.2 the nand gate 10
1.4.3 combinational logic 11
1.4.4 the nor gate 12
1.4.5 compound gates 13
1.4.8 pass transistors and transmission gates 14
1.4.7 tristates 17
1.4.8 multiplexers 18
1.4.9 latches and fllp-flops 20
1.5 cmos fabrication and layout
1.5.1 inverter cross-section 23
1.5.2 fabrication process 24
1.5.3 layout design rules 28
1.5.4 gate layout 32
.1.5.5 stick diagrams 33
1.6 design partitioning
1.7 example: a simple mips microprocessor
1.7.1 mips architecture 39
1.7.2 multicycle mips microarchitecture 42
1.8 logic design
1.8.1 top-level interface 46
1.8.2 block diagram 47
1.8.3 hierarchy 47
1.8.4 hardware description languages 48
1.9 circuit design
1.10 physical design
1.10.1 floorplanning 52
1.10.2 standard cells 55
1.10.3 snap-togethercells 55
1.10.4 slice plans 59
1.10.5 area estimation 59
1.11 design verification
1.12 fabrication, packaging, and testing summary 63
exercises 63
chapter 2 mos transistor theory
2.1 introduction
2.2 ideal i-v characteristics
2.3 c-v characteristics
2.3.1 simple mos capacitance models 75
2.3.2 detailed mos gate capacitance model 77
2.3.3 detailed mos diffusion capacitance model 80
2.4 nonideal i-v effects
2.4.1 velocity saturation and mobility degradation 84
2.4.2 channel length modulation 86
2.4.3 body effect 87
2.4.4 subthreshold conduction 88
2.4.5 junction leakage 89
2.4.6 tunneling 90
2.4.7 temperature dependence 90
2.4.8 geometry dependence 92
2.4.9 summary 92
2.5 dc transfer characteristics
2.5.1 complementary cmos inverter de characteristics 94
2.5.2 beta ratio effects 97
2.5.3 noise margin 98
2.5.4 ratioed inverter transfer function 100
2.5,5 pass transistor dc characteristics 101
2.5.6 tristate inverter 102
2.6 switch-level rc delay models
2.7 pitfalls and fallacies summary 107
exercises 108
chapter 3 cmos processing technology
3.1 introduction
3.2 cmos technologies
3.2.1 background 113
3.2.2 wafer formation 114
3.2.3 photolithography 115
3.2.4 well and channel formation 117
3.2.5 silicon dioxide (sio2) 118
3.2.6 isolation 119
3.2.7 gate oxide 120
3.2.8 gate and source/drain formation 121
3.2.9 contacts and metauization 124
3.2.10 passivation 124
3.2.11 metrology 125
3.3 layout design rules
3.3.1 design rule background 126
3.3.2 scribe line and other structures 130
3.3.3 mosis scalable cmos design rules 130
3.3.4 micron design rules 134
3.4 cmos process enhancements
3.4.1 transistors 136
3.4.2 interconnect 140
3.4.3 circuit elements 141
3.4.4 beyond conventional cmos 148
3.5 technology-related cad issues
3.5.1 design rule checking (drc) 149
3.5.2 circuit extraction 150
3.6 manufacturing issues
3.8.1 antenna rules 151
3.8.2 layer density rules 152
3.8.3 resolution enhancement rules 153
3.7 pitfalls and fallacies
3.8 historical perspective summary 154
exercises 154
chapter 4 circuit characterization and
performance estimation
4.1 introduction
4.2 delay estimation
4.2.1 rc delay models 159
4.2.2 linear delay model 165
4.2.3 logical effort 166
4.2.4 parasitic delay 167
4.2.5 limitations to the linear delay model 169
4.3 logical effort and transistor sizing
4.3.1 delay in a logic gate 173
4.3.2 delay in multistage logic networks 174
4.3.3 choosing the best number of stages 178
4.3.4 example 181
4.3.5 summary and observations 183
4.3.6 limitations of logical effort 185
4.3.7 extracting logical effort from datasheets 185
4.4 power dissipation
4.4.1 static dissipation 188
4.4.2 dynamic dissipation 190
4.4.3 low-power design 191
4.5 interconnect
4.5.1 resistance 198
4.5.2 capacitance 200
4.5.3 delay 205
4.5.4 crosstalk 207
4.5.5 inductance 210
4.5.6 temperature dependence 216
4.5.7 an aside on effective resistance and elmore delay 216
4.6 wire engineering
4.6.1 width and spacing 219
4.6.2 layer selection 219
4.6.3 shielding 221
4.6.4 repeaters 221
4.6.5 implications for logical effort 227
4.6.6 crosstalk control 227
4.6.7 low-swing signaling 229
4.7 design margin
4.7.1 supply voltage 232
4.7.2 temperature 232
4.7.3 process variation 233
4.7.4 design comers 233
4.7.5 matching 235
4.7.8 delay tracking 237
4.8 reliability
4.8.1 reliability terminology 239
4.8.2 electromigration 240
4.8.3 self-heating 241
4.8.4 hot carriers 241
4.8.5 latchup 242
4.8.6 overvoltage failure 244
4.8.7 soft errors 245
4.9 scaling
4.9.1 transistor scaling 246
4.9.2 interconnect scaling 249
4.9.3 intemationaltechnology roadmap for semiconductors 251
4.9.4 impacts on design 252
4.10 pitfalls and fallacies
4.11 historical perspective
summary 264
exercises 266
chapter 5 circuit simulation
5.1 introduction
5.2 a spice tutorial
5.2.1 sources and passive components 274
5.2.2 transistor dc analysis 279
5.2.3 inverter transient analysis 280
5.2.4 subcircuits and measurement 281
5.2.5 optimization 284
5.2.6 other hspice commands 286
5.3 device models
5.3.1 level 1 models 287
5.3.2 level 2 and 3 models 288
5.3.3 bsim models 288
5.3.4 diffusion capacitance models 289
5.3.5 design comers 290
5.4 device characterization
5.4.1 i-v characteristics 293
5.4.2 threshold voltage 293
5.4.3 gate capacitance 296
5.4.4 parasitic capacitance 299
5.4.5 effective resistance 299
5.4.6 comparison of processes 301
5.4.7 process and environmental sensitivity 303
5.5 circuit characterization
5.5.1 path simulations 305
5.5.2 dc transfer characteristics 305
5.5.3 logical effort 306
5.5.4 power and energy 309
5.5.5 simulating mismatches 310
5.5.6 monte carlo simulation 310
5.6 interconnect simulation
5.7 pitfalls and fallacies
summary 316
exercises 317
chapter 6 combinational circuit design
6.1 introduction
6.2 circuit families
6.2.1 static cmos 321
6.2.2 ratioed circuits 327
6.2.3 cascode voltage switch logic 331
6.2.4 dynamic circuits 332
6.2.5 pass-transistor circuits 345
6.3 circuit pitfalls
6.3.1 threshold drops 351
6.3.2 ratio failures 352
6.3.3 leakage 352
8.3.4 charge sharing 353
6.3.5 power supply noise 353
6.3.6 hot spots 354
6.3.7 minority carrier injection 355
6.3.8 back-gate coupling 356
6.3.0 diffusion input noise sensitivity 357
6.3.10 process sensitivity 357
6.3.11 example: domino noise budgets 357
6.4 more circuit families
6.4.1 differential circuits 359
6.4.2 sense-amplifier circuits 360
6.4.3 bicmos circuits 365
6.4.4 other circuit families 365
6.5 low-power logic design
6.6 comparison of circuit families
6.7 silicon-on-insulator circuit design
6.7.1 floating body voltage 370
6.7.2 soi advantages 371
6.7.3 sol disadvantages 372
6.7.4 implications for circuit styles 373
6.7.5 summary 373
6.8 pitfalls and fallacies
6.9 historical perspective
summary 377
exercises 378
chapter 7 sequential circuit design
7.1 introduction
7.2 sequencing static circuits
7.2.1 sequencing methods 385
7.2.2 max-delay constraints 388
7.2.3 min-delay constraints 392
7.2.4 time borrowing 396
7.2.5 clock skew 399
7.3 circuit design of latches and flip-flops
7.3.1 conventional cmos latches 402
7.3.2 conventional cmos flip-flops 405
7.3.3 pulsed latches 407
7.3.4 resettable latches and flip-flops 408
7.3.5 enabled latches and elip-flops 410
7.3.6 incorporating logic into latches 410
7.3.7 klass semidynamic flip-flop (sdff) 411
7.3.8 differential flip-flops 412
7.3.9 true single-phase-clock (tspc) latches and flip-flops 414
7.4 static sequencing element methodology
7.4.1 choice of elements 415
7.4.2 low-power sequential design 417
7.4.3 two-phase timing types 418
7.4.4 characterizing sequencing element delays 422
7.5 sequencing dynamic circuits
7.5.! traditional domino circuits 427
7.5.2 skew-tolerant domino circuits 428
7.5.3 unfooted domino gate timing 438
7.5.4 nonmonotonic techniques 441
7.5.5 static-to-domino interface 449
7.5.6 delayed keepers 453
7.6 synchronizers
7.6.1 metastability 454
7.6.2 a simple synchronizer 458
7.6.3 communicating between asynchronous clock domains 460
7.6.4 common synchronizer mistakes 461
7.6.5 arbiters 463
7.6.6 degrees of synchrony 464
7.7 wave pipelining
7.8 pitfalls and fallacies
7.9 case study: pentium 4 and itanium 2
sequencing methodologies
7.9.1 pentium 4 sequencing 470
7.9.2 itanium 2 sequencing 470
summary 473
exercises 475
chapter 8 design methodology and tools
8.1 introduction
8.2 structured design strategies
8.2.1 a software radio---a system example 482
8.2.2 hierarchy 485
8.2.3 regularity 488
8.2.4 modularity 492
6.2.5 locality 495
6.2.6 summary 498
8.3 design methods
8.3.1 microprocessor/dsp 498
8.3.2 programmable logic 499
8.3.3 gag array and sea of gates design 507
8.3.4 cell-based design 509
8.3.5 full custom design 511
8.3.6 platform-based design--system on a chip 518
8.3.7 summary 519
8.4 design flows
8.4.1 behavioral synthesis design flow (asic design flow) 522
8.4.2 automated layout generation 528
8.4.3 mixed-signal or custom-design flow 532
8.4.4 programmed behavioral synthesis 535
8.5 design economics
8.5.1 non-recurring engineering costs (nres) 537
8.5.2 recurring costs 539
8.5.3 fixed costs 541
8.5.4 schedule 541
8.5.5 personpower 542
8.5.6 project management 544
8.5.7 design reuse 544
8.6 data sheets and documentation
8.6.1 the summary 545
8.6.2 pinout 546
8.8.3 description of operation 546
8.8.4 dc specifications 546
8.6.5 ac specifications 546
8.8.8 package diagram 547
8.8.7 principles of operation manual 547
8.8.8 user manual 547
8.7 closing the gap between asic and custom
8.7.1 microarchitecture 548
8.7.2 sequencing overhead 548
8.7.3 circuit families 549
8.7.4 logic design 549
8.7.5 cell and wire design 550
8.7.8 layout 550
8.7.7 process variation 550
8.7.8 summary 551
8.8 cmos physical design styles
8.8.1 static cmos gate layout 551
8.8.2 general cmos layout guidelines 553
8.8.3 layout optimization for performance 556
8.9 interchange formats
8.9.1 gds2 stream 558
8.9.2 caltech intermediate format (cif) 558
8.9.3 library exchange format (lei*) 558
8.9.4 design exchange format (def) 559
8.9.5 standard delay format (sdf) 560
8.9.6 dspf and spef 561
8.9.7 advanced library format (alf) 562
8.9.8 waves waveform and vector exchange specification 562
8.9.9 physical design exchange format (pdef) 563
8.9.10 openaccess 563
8.10 historical perspective
8.11 pitfalls and fallacies
exercises 565
chapter 9 testing and verification
9.1 introduction
9.1.1 logic verification 568
9.1.2 basic digital debugging hints 570
9.1.3 manufacturing tests 573
9.2 testers, test fixtures, and test programs
9.2.1 testers and test fixtures 575
9.2.2 test programs 577
9.2.3 handlers 579
9.3 logic verification principles
9.3.1 test benches and harnesses 579
9.3.2 regression testing 582
9.3.3 version control 584
9.3.4 bug tracking 584
9.4 silicon debug principles
9.5 manufacturing test principles
9.5.1 fault models 589
9.5.2 observability 592
9.5.3 controllability 592
9.5.4 fault coverage 593
9.5.5 automatic test pattern generation (atpg) 593
9.5.6 delay fault testing 594
9.6 design for testability
9.6.1 ad boc testing 595
9.6.2 scan design 596
9.6.3 built-in self-test (bist) 602
9.6.4 iddqtesting 608
9.6.5 design for manufacturability 608
9.7 boundary scan
9.7.1 the test access port (tap) 611
9.7.2 the test logic architecture and test access port 611
9.7.3 the tap controller 612
9.7.4 the instruction register 614
9.7.5 test data registers 616
9.7.6 summary 620
9.8 system-on-chip (soc) testing
9.9 mixed-signal testing
9.10 reliability testing
9.11 testing in a university environment
9.12 pitfalls and fallacies
summary 635
exercises 636
chapter 10 datapath subsystems
10.1 introduction
10.2 addition/subtraction
10.2.1 single-bkaddition 638
10.2.2 carry-propagateaddition 645
10.2.3 adder variants 677
10.3 one/zero detectors
10.4 comparators
10.4.1 magnitude comparator 681
10.4.2 equality comparator 681
10.4.3 k=a+b comparator 682
10.5 counters
10.5.1 binary counters 683
10.5.2 linear-feedback shift registers 684
10.6 boolean logical operations
10.7 coding
10.7.1 parity 687
10.7.2 error-correctingcodes 687
10.7.3 gray codes 688
10.7.4 xor/xnor circuit forms 689
10.8 shifters
10.9 multiplication
10.9.1 unsigned array multiplication 694
10.9.2 2's complement array multiplication 696
10.9.3 booth encoding 698
10.9.4 wallace tree multiplication 703
10.9.5 hybrid multiplication 705
10.9.6 fused multiply-add 705
10.9.7 serialmultiplication 705
10.10 parallel-prefix computations
10.11 pitfalls and fallacies
10.12 historical perspective
summary 709
exercises 710
chapter 11 array subsystems
11.1 introduction
11.2 sram
11.2.1 memory cell read/write operation 718
11.2.2 decoders 719
11.2.3 bitline conditioning and column circuitry 725
11.2.4 multi-ported sram and register files 728
11.2.5 large srams 730
11.2.6 logical effort of rams and register files 731
11.2.7 case study: itanium 2 cache 733
11.3 dram
11.3.1 subarray architectures 735
11.3.2 column circuitry 738
11.3.3 applications to cmos systems-on-chip 738
11.4 read-only memory
11.4.1 programmable roms 741
11.4.2 nand roms 743
11.5 serial access memories
11.5.1 shift registers 745
11.5.2 queues (fifo, lifo) 746
11.6 content-addressable memory
11.7 programmable logic arrays
11.8 array yield, reliability, and self-test
11.9 historical perspective
summary 759
exercises 760
chapter 12 special-purpose subsystems
12.1 introduction
12.2 packaging
12.2.1 package options 762
12.2.2 chip-to-packageconnections 764
12.2.3 packageparasitics 765
12.2.4 heatdissipafion 765
11.3 power distribution
12.3.1 on-chip power distribution network 768
12.3.2 irdrops 771
12.3.3 l di/dt noise 772
12.3.4 on-chip bypass capacitance 773
12.3.5 power network modeling 775
12.3.6 signal return paths 778
12.3.7 power supply filtering 779
12.3.8 substratenoise 780
11.4 i/o
12.4.1 basic i/o pad circuits 781
12.4.2 example: mosis i/o pads 784
12.4.3 level converters 784
12.5 clock
12.5.1 definitions 786
12.5.2 clock system architecture 789
12.5.3 global clock generation 790
12.5.4 global clock distribution 793
12.5.5 local clock gaters 798
12.5.6 clock skew budgets 800
12.5.7 adaptive deskewing 806
12.5.8 clocking alternatives 807
12.6 analog circuits
12.6.1 mos small-signalmodel 808
12.6.2 common source amplifier 811
12.6.3 the cmos inverter as an amplifier 812
12.6.4 current mirrors 814
12.6.5 differential pairs 816
12.6.6 simple cmos opcrationalamplifier 819
12.6.7 digital-to-analog and analog-to-digital converter basics 819
12.6.8 digital-to-analog converters 824
12.6.9 analog-to-digitalconverters 828
12.6.10 radio frequency (rf) circuits 837
12.6.11 analog summary 841
12.7 pitfalls and fallacies
12.8 historical perspective
summary 845
exercises 845
appendix a verilog
a.1 introduction
a.2 behavioral modeling with continuous assignments
a.2.1 bitwise operators 850
a.2.2 comments and white space 851
a.2.3 reduction operators 851
a.2.4 other operators 852
a.3 basic constructs
a.3.1 internal signals 852
a.3.2 precedence 853
a.3.3 constants 854
a.3.4 hierarchy 854
a.3.5 tfistates 855
a.3.6 bit swizzling 855
a.3.7 delays 857
a.4 behavioral modeling with always blocks
a.4.1 registers 857
a.4.2 latches 859
a.4.3 counters 859
a.4.4 combinauonal logic 860
a.4.5 memories 866
a.4.6 blocking and nonblocking assignment 867
a.5 finite state machines
a.6 parameterized modules
a.7 structural primitives
a.8 test benches
a.9 pitfalls
a.9.1 verilog style guidelines 877
a.9.2 incorrect stimulus list 878
a.9.3 missing begin/end block 880
a.9.4 undefined outputs 880
a.9.5 incomplete specification of cases 882
a.9.6 shorted outputs 884
a.9.7 incorrect use of nonblocking assignments 885
a.10 example: mips processor
appendix b vhdl
b.1 introduction
b.2 behavioral modeling with concurrent signal assignments
b.2.1 bitwise operators 896
b.2.2 comments and white space 897
b.2.3 other operators 897
b.2.4 conditional signal assignment statements 898
b.2.5 selected signal assignment statements 898
b.3 basic constructs
b.3.1 blocks, entities, and architectures 899
b.3.2 internal signals 900
b.3.3 precedence 900
b.3.4 hierarchy 901
8.3.5 bit swizzling 901
b.3.6 types 902
b.3.7 library and use clauses 904
b.3.8 tristates 905
b.3.9 delays 906
b.4 behavioral modeling with process statements
b.4.1 flip-flops 906
b.4.2 latches 908
b.4.3 counters 908
b.4.4 combinational logic 909
b.4.5 memories 912
b.5 finite state machines
b.6 parameterized blocks
b.7 example: mips processor
references 927
index 953

文艺复兴以降，源远流长的科学精神和逐步形成的学术规范，使西方国家在自然科学的各个领域取得了垄断性的优势，也正是这样的传统，使美国在信息技术发展的六十多年间名家辈出、独领风骚。在商业化的进程中，美国的产业界与教育界越来越紧密地结合，计算机学科中的许多泰山北斗同时身处科研和教学的最前线，由此而产生的经典科学著作，不仅擘划了研究的范畴，还揭橥了学术的源变，既遵循学术规范，又自有学者个性，其价值并不会因年月的流逝而减退。
近年，在全球信息化大潮的推动下，我国的计算机产业发展迅猛，对专业人才的需求日益迫切。这对计算机教育界和出版界都既是机遇，也是挑战，而专业教材的建设在教育战略上显得举足轻重。在我国信息技术发展时间较短、从业人员较少的现状下，美国等发达国家在其计算机科学发展的几十年间积淀的经典教材仍有许多值得借鉴之处。因此，引进一批国外优秀计算机教材将对我国计算机教育事业的发展起积极的推动作用，也是与世界接轨、建设真正的世界一流大学的必由之路。
机械工业出版社华章图文信息有限公司较早意识到"出版要为教育服务"。自1998年开始，华章公司就将工作重点放在了遴选、移译国外优秀教材上。经过几年的不懈努力，我们与prentice hall，addison-wesley，mcgraw-hill，morgan kaufmann等世界著名出版公司建立了良好的合作关系，从它们现有的数百种教材中甄选出tanenbaum，stroustrup，kernighan，jimgray等大师名家的一批经典作品，以"计算机科学丛书"为总称出版，供读者学习、研究及庋藏。大理石纹理的封面，也正体现了这套丛书的品位和格调。
"计算机科学丛书"的出版工作得到了国内外学者的鼎力襄助，国内的专家不仅提供了中肯的选题指导，还不辞劳苦地担任了翻译和审校的工作，而原书的作者也相当关注其作品在中国的传播，有的还专诚为其书的中译本作序。迄今，"计算机科学丛书"已经出版了近百个品种，这些书籍在读者中树立了良好的口碑，并被许多高校采用为正式教材和参考书籍，为进一步推广与发展打下了坚实的基础。
随着学科建设的初步完善和教材改革的逐渐深化，教育界对国外计算机教材的需求和应用都步入一个新的阶段。为此，华章公司将加大引进教材的力度，在"华章教育"的总规划之下出版三个系列的计算机教材：除"计算机科学丛书"之外，对影印版的教材，则单独开辟出"经典原版书库"：同时，引进全美通行的教学辅导书"schaum's outlines"系列组成"全美经典学习指导系列"。为了保证这三套丛书的权威性，同时也为了更好地为学校和老师们服务，华章公司聘请了中国科学院、北京大学、清华大学、国防科技大学、复旦大学、上海交通大学、南京大学、浙江大学、中国科技大学、哈尔滨工业大学、西安交通大学、中国人民大学、北京航空航天大学、北京邮电大学、中山大学、解放军理工大学、郑州大学、湖北工学院、中国国家信息安全测评认证中心等国内重点大学和科研机构在计算机的各个领域的著名学者组成"专家指导委员会"，为我们提供选题意见和出版监督。
这三套丛书是响应教育部提出的使用外版教材的号召，为国内高校的计算机及相关专业的教学度身订造的。其中许多教材均已为m．i. t，stanford，u．c．berkeley，c. m．u．等世界名牌大学所采用。不仅涵盖了程序设计、数据结构、操作系统；计算机体系结构、数据库、编译原理、软件工程、图形学、通信与网络。离散数学等国内大学计算机专业普遍开设的核心课程，而且各具特色--有的出自语言设计者之手、有的历经三十年而不衰、有的已被全世界的几百所高校采用。在这些圆熟通博的名师大作的指引之下，读者必将在计算机科学的宫殿中由登堂而入室。
权威的作者、经典的教材、一流的译者、严格的审校、精细的编辑，这些因素使我们的图书有了质量的保证，但我们的目标是尽善尽美，而反馈的意见正是我们达到这一终极目标的重要帮助。教材的出版只是我们的后续服务的起点。华章公司欢迎老师和读者对我们的工作提出建议或给予指正，我们的联系方法如下：
电子邮件：hzedu@hzbook．com
联系电话：(010)68995264
联系地址：北京市西城区百万庄南街1号
邮政编码：100037

自本书第1版出版以来的20年中，cmos技术已经在现代电子系统设计中取得了显著的地位，并广泛用于个人计算机。自本书第2版出版以来的10年中，cmos技术的持续发展使得internet和无线通信迅猛发展。目前最先进芯片的晶体管数和时钟频率已经以数量级增长。
重新编写本书是为了反映在过去10年中集成电路设计方面的巨大发展。虽然基本原理是相同的，但由于晶体管预算和时钟速度的增长、能耗的增加以及生产率和cad工具的提高，在实际应用中产生了巨大的变化。
如何使用本书
本书旨在一学期内覆盖较其他课程更宽和更深的内容，适于本科第一门vlsi课程，对于研究生课程也足够详细，对于实际从业的工程师来说，这也是一本有用的参考文献。我们鼓励根据兴趣选择主题。第1章概览了全部内容，而后续的章节详细描述了具体的主题。如果不需要理解其后的小节，可以将带标记的小节作为可选内容，在第一次阅读时跳过，然后当涉及到相关内容时再返回阅读。
我们已经尽量多地配上插图以便于更直观地思考。对于本书的例子，我们强烈建议你在阅读答案之前自己思考。我们也为需要深入了解本书中介绍的主题的读者提供了丰富的参考文献。我们强调工业界中所应用的最佳实践，并对容易犯的错误提出了警告。随着技术和应用的变化，对具体电路优劣的判断可能会变得不正确，但我们相信试图把好的和坏的分开是作者的责任。
辅助材料
更新和扩展已有辅助材料是本版的主要目的。我们为教师和学生提供了大量的补充材料。所有这些材料都可以在本书的参考书网站（www.aw-bc.com/weste）上得到。学生使用的辅助材料包括：
* 有关第1章中8位微处理器设计的实验的配套手册。
* 指向开放源码cad工具和过程参数等的vlsi资源的链接集合。
* 包括部分习题答案的学生解答手册。
教师使用的辅助材料包括：
* 示例课程提纲。
* vlsi入门课程的教学幻灯片。
* 包含习题解答的教师指导手册。
这些材料是专门为使用本书教学的教师准备的，请联系当地的addison-wesley销售代表或发邮件到aw.cse@aw.com以获得如何得到这些材料的信息。
致谢
我（neil）首先要感谢的是我的合著者david harris，他确信由我来写该版可以得到好的效果。没有他的持续努力，这本书不会存在。下一个要感谢的人是我的夫人avril，她几次三番地原谅了我：“决不再写书了”―但我又一次食言。
在过去的10年里，我与我的同事一起在辐射通信/思科系统工作。我学到了很多关于信号和射频cmos电路相混合的从概念到生产的知识。这些经验加入到了这个版本中。gordon foyster编写了将掩模设计转换为postscript的软件，这在10年前可是很不轻松甚至不可思议的工作。steve avery就如何处理掩模工艺给出建议，并提出其他各种图书专业性的意见。geoff smith综合了第1章中布局和布线的例子，并与gordon一起提供了设计方法论的建议。jared anderson综合了第8章中所介绍的matlab和nco合成。phil ryan、greg zyner和mike webb提供了数字方法论和设计管理的背景。andrew adams、jeffrey harrison和john olip在射频问题上指导了我。rodney chandler 提供了adc的理论和实践。brian hart为第12章中的inl/dnl结构做了贡献。tom mcdermott提供了软件指南和其他的资料。chris corcoran利用废弃的膝上型电脑以及从表面上看不可超越的软件和网络问题，使我从困惑中走出来。john osullivan提供了本版中的一些照片。
bronwyn forde给予了后勤援助。dave leonard和bill rossi从远方给予了支持。最后，我要为我们之间富有成果的协作感谢我的长期商务伙伴和朋友dave skellern、chris beare和don maclennan，也感谢思科系统对于这个修订版本给予的支持。
. 与第2版相比，第2版是在马萨诸塞州的地下室中完成的，使用的是苹果macintosh和symbolics ivory处理器。这个版本主要是使用最近10年来已经普及的技术完成的。这个版本包含了遍布于澳大利亚和世界各地家庭、旅馆和机场的无线热点和adsl的内容，pc和mac膝上型电脑技术在这个修订版中也有大量的篇幅――提供在任何地点和任何时间工作的能力。
我（david）感谢与我一起工作多年的优秀的电路设计者mark horowitz、jonathan allen、bill dally、ivan sutherland、jason stinson、sam naffziger、tom fletcher和斯坦福的horowitz小组，是他们影响了我认识电路的方法。我希望能够通过本书传递他们教授我的见识。我也要感谢伦敦大学帝国学院的peter cheung，他在一个忙于著作的夏天招待了我。
我们感谢给我们审阅和提出意见的很多人，他们是bharadwaj“birdy”amrutur、jacob baker、kerry bernstein、neil burgess、krishnendu chakrabarty、c. k. chen、bill dally、 nana dankwa、azita emami-neyestanak、scott fairbanks、tom fletcher、jim frenzel、 claude gauthier、ron ho、david hopkins、nan “ted” jiang、marcie karty、stephen keckler、 fabian klass、torsten lehmann、rich lethin、michael linderman、dean liu、wagdy mahmoud、 ziyad mansour、simon moore、alice parker、braden phillips、parameswaran ramanathan、 justin schauer、ashok srivastava、james stine、gu wei、ken yang和evelina yeung。 jaeha kim、tom grutkowski和cecilia krasuk为大部分原稿提供了全面的技术审阅。在此，我们对未提到的帮助者表示歉意。
感谢tsmc许可我们在许多例子中使用180nm spice模型。mosis service为众多的其他过程提供了已测试的spice参数。artisan提供了tsmc 180nm元素库中的数据表页。harvey mudd学院提供了由kevin mapp拍摄的芯片图。steve rubin提出了用于产生许多布局的开放源码电子编辑器。
来自几个公司的设计者未署名地提供了9.12节的芯片设计问题的“war stories”。我们感谢你们的“war stories”，并将它们作为下个版本的候选内容。理想的故事就像侦探小说从征兆开始，然后是追踪bug的过程，再以错误电路的简图和校正的方法结束。
2002、2003和2004年春在harvey mudd学院的e158 cmos vlsi课程和在qualcomm and sun microsystems的工程师课程上测试了原稿的草稿。帮助我们改进原稿的工程师包括matt aldrich、kevin alley、chi bui、ayoob dooply、trevor gile、brad greer、shamit grover、eric henderson、nick hertl、nicole kang、clark korb、karen lee、li-jen lin、michael linderman、mark locascio、renee logan、dimitrios lymberopoulos、khurram malik、 charles matlack、joe petolino、geoff shippee、joshua smallman、keith stevens、aaron stratton、yushi tian、daniel woo和amy yang。
harvey mudd学院的genevieve breed、matthew erler、tommy leung和david diaz开发了很多贯穿全书的仿真和图形。david diaz、sean kao和daniel lee帮助提供了harvey mudd学院的mips处理器实例。max yi给出了附录a和附录b中的mips实例。
addison-wesley利用繁重的评论和生产过程做了令人钦佩的工作。我们特别感谢编辑maite suarez-rivas、matt goldstein和juliet silveri，版面文字编辑kathy smith，以及排版人员和美工gillian hall。
在david还是婴儿时sally harris就已经在编辑家庭丛书。她用惊人的注意力发现了许多错误，她（在daniel harris的帮助下）还主动检查了参考书目。
我们已经意识到，如此篇幅的书出现错误是不可避免的，为此我们也很苦恼。剩余的错误是我们自己的过失。请查阅www.aw-bc.com/weste上的勘误表，是否书中的错误已经注明。将包含你的名字和地址的记录发送到bug@cmosvlsi.com。
n.w.
d.h.
2004年4月