【收藏】什么是 UCIe？

作者： @NGDCN

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版权：本文由 @NGDCN 于2022-11-17原创发布在 NGDCN，未经许可，禁止转载。

UCIe：Unified Chiplet Interconnect Express

半导体行业正在实施向多Die系统的重大战略转变。这种转变是由几个趋同的趋势推动的：

1、单片 SoC 的尺寸变得太大而无法制造

2、某些 SoC 功能可能需要不同的工艺节点才能实现最佳实施

3、增强产品可扩展性和可组合性的需求正在增加

多Die系统正在推动对标准化die-to-die互连的需求。几个行业联盟已经联合起来定义此类标准，如图 1 所示。

◼ 光接口论坛 (OIF) – 针对die-to-die连接优化的 XSR 和 USR 物理层规范

◼ 芯片联盟 – AIB 规范，最初由 Intel 推出

◼ 开放计算平台 (OCP) – 针对不同用例优化的 OpenHBI 和线束 (BOW，Bunch-of-Wires) 规范

◼ Unified Chiplet Interconnect Express (UCIe) – 涵盖多个用例和完整协议栈的综合die-to-die互连规范

图 1：一些组织已经定义和开发了die-to-die互连的标准

本文详细介绍了 UCIe 规范及其主要优势。

Unified Chiplet Interconnect Express (UCIe)

UCIe 是一个综合规范，可以立即用作新设计的基础，同时为未来的规范发展奠定坚实的基础。

与其他规范相反，UCIe 定义了一个完整的die-to-die互连堆栈，确保兼容设备的互操作性，这是实现多die系统市场的强制性要求。

UCIe 路线图和用例

从一开始，UCIe 就整合了支持多个当前和趋势用例的功能。UCIe支持目前所需的数据速率从8Gbps/pin到16Gbps/pin。UCIe 还有望支持高达 32Gbps/pin 的灵活数据速率，这将是未来高带宽网络和数据中心应用的要求。

UCIe 以两种方式支持所有类型的封装技术：

◼ 用于高级封装的 UCIe（硅中介层、硅桥或 RDL 扇出）

◼ UCIe 用于标准封装（有机基板或层压板）

这两个选项共享相同的体系结构和协议。唯一的区别在于凹凸贴图和 PHY 组织。这种差异意味着无论为特定 SoC 选择的封装类型如何，都可以重复使用系统架构、系统验证和软件开发。

UCIe 支持数据中心的新型资源聚合（或池化）架构，无论是在具有灵活 PCIe/CXL IO 芯片的刀片内，还是在具有支持 UCIe 的光学 IO 芯片的机架到机架内。

最重要的是，UCIe 通过利用流式（用户定义的）协议在同一包中的多个服务器（或 AI）裸片的片上网络（NoC，Network-on-a-Chips）之间创建低延迟连接来支持计算扩展。

UCIe 规范概述

如图 2 所示，UCIe 规范分为三个堆栈层：物理层、Die-to-Die 适配器层和协议层。

◼ 物理层 是封装介质的电气接口。它包括电气 AFE（发射器、接收器）以及边带通道，以实现两个芯片之间的参数交换和协商。它还包括实现链路初始化、训练和校准算法以及测试和修复功能的逻辑 PHY。

◼ Die-to-Die Adapter Layer 负责链路管理功能以及协议仲裁和协商。它包括基于 CRC 和重试机制的可选纠错功能。

◼ 协议层 实现了一个或多个 UCIe 支持的协议。如今，此类协议是 PCI Express、CXL 和/或基于 Flit 的流式传输协议，可提供最高效率并减少延迟。

图 2：UCIe 规范分层

物理层

UCIe 接口使用时钟转发和单端、低电压、DDR 信号来提高电源效率。可以通过在 PHY 级别加扰数据来减少电源干扰。与其他技术（如 DBI）相反，数据加扰不会影响带宽效率。

由于时钟与数据并行转发，接收器数据恢复大大简化，从而进一步节省功耗和延迟。图 3 显示了 UCIe PHY 架构的框图。

图 3：UCIe PHY 架构框图

UCIe 将模块定义为最小的接口单元。每个模块包括一个主带“总线”，高级包最多 64 个传输和接收 IO（或标准包 16 个）、时钟转发 IO、有效（成帧）和跟踪 IO。还实现了边带“总线”/sideband "bus"，如图 4 所示。

图 4：UCIe 模块实现了主带和边带总线

为了减少高级封装装配中由于 ubump 质量导致的良率损失，UCIe 提供了一种测试和修复机制，该机制依赖于 6 个冗余引脚（用于 TX 和 RX 数据、时钟、有效和跟踪）和 2 个冗余引脚（用于边带 TX 和 RX） .

UCIe 没有为标准封装实现引脚冗余，因为 C4（或 CuPillar）凸点良率和完整组装工艺良率非常高。对于这些封装，UCIe 支持“降级”操作模式，其中只有一半模块处于活动状态，以防另一半检测到故障。

测试和修复过程在链路初始化时实现。PHY 测试每个die连接以确定是否存在任何故障。如果出现故障，相应的信号会重新路由到冗余引脚，如图 5 所示。

图 5：物理层测试每个die连接以确定故障并将信号重新路由到冗余引脚

表 1 显示了先进封装和标准封装的 UCIe 规范之间的主要区别。

表 1：先进封装与标准封装的不同 UCIe PHY 特性

如前所述，差异仅在电气级别很明显，不会影响上层协议层。差异源于标准封装 (110µ) 与高级封装 (45µ) 所需的最小凸点间距明显更粗，以及需要在标准封装中支持更长的通道范围以增加灵活性。

die-to-die适配层

Die-to-Die Adapter Layer 是一个中间层，它将任何协议连接到 UCIe PHY 层。Die-to-Die Adapter 层管理链接本身。在链路初始化时，它等待 PHY 完成链路初始化，包括校准、测试和修复，此时它启动两个芯片功能的发现。它将就使用哪个协议（如果实施了多个协议）达成一致，以将任务模式活动移交给协议层。

Die-to-Die Adapter Layer 和 Protocol Layer 之间的接口，称为 FLIT-aware Die-to-Die Interface (FDI)，是一个基于 FLIT 的接口。为了适应不同的协议，它支持多种FLIT模式：

◼ CXL3 256B 标准 FLIT 模式

◼ CXL3 256B 延迟优化 FLIT 模式

◼ PCIe6 256B FLIT 模式

◼ CXL2 68B 增强型 FLIT 模式

◼ 流式/Streaming 64B raw模式

UCIe 还为 CXL 和 PCI Express 协议定义了raw模式。当 UCIe 流量通过光链路时，这些模式旨在用于重定时器应用。在重定时器模式下，延迟和错误率不由 UCIe 链路本身定义，并且假定协议层将负责所有纠错机制，包括 CRC、重试和可能的 FEC。Die-to-Die Adapter 层不会将 CRC 代码添加到协议 FLIT 中，并且不会检查错误或在接收器上应用重试机制。

协议层

UCIe 映射常见协议，如 PCI Express 和 CXL，使开发人员能够利用以前在软件堆栈上的工作，并使用多die架构简化封装内集成的采用。UCIe 期望在其未来版本中实现其他协议映射的标准化。

UCIe 还支持通过流模式映射其他协议。例如，两个计算芯片上的 NoC 结构之间的低延迟连接可以通过 CXS 或 AXI 桥接在流模式下支持 FDI 接口。其他用户定义的协议可以以相同的方式实施，利用物理层和die-to-die适配器层链路管理功能。

在实现 UCIe 互连时，架构可以选择支持这些协议中的一种或多种。实施多个协议增强了裸片在不同用例中的适用性，这在开放的多裸片系统市场环境中是一个真正的优势。Die-to-Die Adapter Layer 负责发现和选择要在给定互连中使用的协议。

结论

UCIe 规范为多die系统设计人员带来了极具竞争力的性能优势，包括高能效 (pJ/b)、高边缘使用效率 (Tbps/mm) 和低延迟 (ns)，支持最流行的 IO 协议以及任何用户定义的协议，与从有机基板到高级硅中介层的所有类型的封装技术兼容，并涵盖接口的所有关键方面（初始化、边带、协议、测试和修复、纠错等） .

UCIe 的优势使其成为一项非常引人注目的技术，有望通过确保互操作性来简化通往真正开放的多die系统生态系统的道路。

UCIe 发起人概述了一个引人注目的路线图，以支持行业的新用例和要求。发起人希望 UCIe 能够支持更高的数据速率和新协议、3D 封装以及多die系统设计的其他方面，例如外形尺寸、安全性、可测试性等。

在下面找到有关综合多die系统解决方案的更多信息，使设计人员可以轻松过渡到多die系统架构：

◼ 经过硅验证的IP 组合，包括接口 IP、处理器 IP、安全 IP 和测试 IP

◼ 适用于 UCIe 和 112G XSR 的完整 Die-to-Die 控制器和 PHY IP

◼ 完整的 HBM3 控制器和 PHY IP

◼ 广泛的集成支持

◼ 统一的 3DIC 勘探和设计基础设施

◼ 与代工厂和 OSAT 的生态系统合作

参考资料

What Is UCIe?

作者：MANUEL MOTA

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