FPGA（二）---38译码器

一、代码

module decoder_38(a,b,c,out);input a,b,c; //输入端口output reg [7:0]out;  //高位在前，低位在后，共8位always@(a,b,c)begin   //敏感列表，当a,b,c中的一个发生变化就执行begin后面的语句。case({a,b,c})    //花括号将a,b,c拼接成一个信号3'b000:out = 8'b0000_0001; //always中的赋值必须是reg形式3'b001:out = 8'b0000_0010;3'b010:out = 8'b0000_0100;3'b011:out = 8'b0000_1000;3'b100:out = 8'b0001_0000;3'b101:out = 8'b0010_0000;3'b110:out = 8'b0100_0000;//3'b111:out = 8'b1000_0000;default:out = 8'b1000_0000;endcaseendendmodule

`timescale 1ns/1ps
module decoder_38_tb();reg signal_a, signal_b, signal_c;wire [7:0]out;decoder_38 decoder1(.a(signal_a),.b(signal_b),.c(signal_c),.out(out));initial beginsignal_a = 0; signal_b = 0; signal_c = 0;#200;signal_a = 0; signal_b = 0; signal_c = 1;#200;signal_a = 0; signal_b = 1; signal_c = 0;#200;signal_a = 0; signal_b = 1; signal_c = 1;#200;signal_a = 1; signal_b = 0; signal_c = 0;#200;signal_a = 1; signal_b = 0; signal_c = 1;#200;signal_a = 1; signal_b = 1; signal_c = 0;#200;signal_a = 1; signal_b = 1; signal_c = 1;#200;$stop;end
endmodule

二、问题

1.由于时延的存在，输出信号在0时刻的输出值是随机
2.由于输出8位 0000_0001变为0000_0010时，每个符号是单独改变的，所以会出现不同的跳变值。

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