行为描述方法实现

--二输入与门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);
END and2;
ARCHITECTURE and2_behavior OF and2 IS
BEGINc<= a AND b;
END and2_behavior;

--二输入或门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2 ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);
END or2;
ARCHITECTURE or2_behavior OF or2 IS
BEGINc<=a OR b;
END or2_behavior;

--非门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY not_gate ISPORT(a:IN STD_LOGIC;f:OUT STD_LOGIC);
END not_gate;
ARCHITECTURE not_gate_behavior OF not_gate IS
BEGINf<= NOT a;
END not_gate_behavior;

数据流描述方法

--二输入与门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);
END and2;
ARCHITECTURE and2_behavior OF and2 IS
BEGINPROCESS(a,b)VARIABLE comb:STD_LOGIC_VECTOR(0 TO 1);BEGINcomb:= a&b;CASE comb ISWHEN "00" => c<='0';WHEN "01" => c<='0';WHEN "10" => c<='0';WHEN "11" => c<='1';WHEN OTHERS => c<='Z';END CASE;END PROCESS;
END and2_behavior;

--二输入或门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2 ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);
END or2;
ARCHITECTURE or2_behavior OF or2 IS
SIGNAL comb:STD_LOGIC_VECTOR(0 TO 1);
BEGINcomb<= a&b;WITH comb SELECTc<= '0' WHEN "00",'1' WHEN "01",'1' WHEN "10",'1' WHEN "11";'z' WHEN OTHERS;
END or2_behavior;

--非门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY not_gate ISPORT(a:IN STD_LOGIC;f:OUT STD_LOGIC);
END not_gate;
ARCHITECTURE not_gate_behavior OF not_gate IS
BEGINf<= '0' WHEN a='1' ELSE'1' WHEN a='0' ELSE'Z';
END not_gate_behavior;

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与门或门非门与非或非异或同或
与门:AND & 或门:OR | 非门:NOT ~ 与非:NAND 先按与操作再取反或非:NOR 先按或操作再取反异或:XOR ^ 同或:XNOR
逻辑门电路符号图(与门或门非门同或门异或门)
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与门(AND gate): 当所有的输入同时为高电平1时,输出才为高电平1,否则输出为低电平0. 总结规律:全1为1,有0为0 或门 (OR gate): 只要输入中有一个为高电平1,输出就为高电平1 ...
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